CPLD 設計非同步除6電路問題(max plus 2)

eulor

為何我看模擬訊息時 到第六狀態時候出錯請板友指導為例會這樣...我確定電路是沒問題這是課本例子
/ }4 f" q+ Z! ^; u. o0 T

addn

您好
' l# H# V. b; l) K試試在nand gate 後加上幾個LC CELL或LE CELL
. W0 _8 I% U4 B用來延遲增加RESET訊號的寬度
( Z& |% O( A! g' R% H( x7 T
0 l) C+ [  O- I; B4 [; C; R基本上建議用同步方式來做RESET,除非能保證
, P0 H  N" R1 G/ T3 T" Q4 r9 x非同步RESET訊號能夠維持夠長的時間

eulor

副版主意思是盡量不要用非同步方式設計計數器嗎
還有什麼是LC  cell  LEcell?

addn

您好
可以在max plus 2叫出LC CELL,LE CELL,
7 C& J( C7 P5 ^1 {' y7 K; i叫出的方法就像叫出NAND GATE方式一樣,
這元件功能可作一些微小DELAY
  g, h  ], \* O4 h- Y/ K! k
  y* U( F1 k6 f# k1 o在CPLD FPGA設計時,建議都用同步電路,少用非同步

eulor

很感謝你指導,電路加上LC cell 後模擬結果就正確了....thanks

shintom

又學到一個技巧了
不過會有這樣的結果 是不是跟時間延遲有關
, i* b4 Y  Y8 @/ J經過一個正反器 就會有time delay
除非使用function simulation而不是time simulation

keyway

很感謝你指導,又學到一個技巧了
: v5 t; g, {* U! WRESET訊號能夠維持夠長的時間