如何讓兩個速度不一的訊號同步

toxichucky

Hi,
我今天有兩個訊號，頻率分別為5KHz和100Hz，我得到兩個訊號後，需要作一些運算，但是由於速度不一，故可能會發生運算錯誤。
( A( U/ l; }3 n- n, l, E請問一下有沒有什麼辦法可以使訊號達到同步？
" g  b' @0 M# N, x( n- c7 e我曾經想過又DFF，但是如果要用要加很多級！
9 [3 I! y9 o: ?: z# f- H有沒有人可以提供相關的Verilog code，供參考。
Best Regards.

masonchung

把 5KHZ 來除頻 產生100HZ 訊號不就同步了嗎

kolong

需要考慮duty多少嗎...
* a% [, t7 \1 f, ~8 }6 a5KHz跟100Hz是否有相對應的data要latch...??

toxichucky

我可能問題問的不好，在此畫個簡圖，希望可以有高手給點意見
+ M7 d  _) Z7 X: Q
1 }6 d; ?: Z3 J) K/ l/ P
8 v1 T# l3 Z; Z/ k6 |8 E+ [上面是速度較慢的訊號，下面是速度較快的訊號。
) e! y) k. B' w  T0 ]& b( g5 X我希望可以bit對bit作相加。


Best Regards.

chienping

數位同步可考慮用FIFO來做到
0 c: C7 W0 ?7 A$ Q1 X' ~/ W& bFIFO: First In First Out Memory
也可以說是要做到clock domain crossing

這個FIFO的設計要很小心，有很多時候會做出似是而非的電路，
在testing的部份，也要注意，因為有很多corner case測不到，
FIFO和串起來的DFF是不同的，因為它要能夠告知傳送端FIFO內部的資料是滿的或是空的，
6 F1 a8 e3 v' F3 ?2 Y" o這看似容易，卻因為不同的clock domain而使得這個訊號會被誤傳，或是產生所謂的metastable status，
這個代表空的或是滿的的訊號的產生要用到非同步的比較器，
有一個建議是用gray code來做內部的counter，也有別的做法，
有不清楚可以再寫訊息問我

toxichucky

chienping您好，
  Q) o- x8 u$ Z$ `; G+ k請問一下您說用gray code來做內部的counter，要如何實現呢？
再不考慮面積或其他因素下，有沒有很簡單就可以實現的方式呢？
6 Q5 l4 n/ t. w3 T  K& S: y3 I! I; d6 vBest Regards.