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ESL最大不同點為何?
; y( S6 V; F0 c% _' v+ OESL 是一種 design flow, 其 flow 可以視為是一種將 RTL design flow 抽象化為更高階的層次. 如同當初 RTL design flow 是抽象並提高 physical layout design flow. ESL design flow 可以簡略區分為:
% L( F. ^* E3 c' oSpecification -> Pre-partition analysis -> HW/SW partition -> Post-partition analysis -> Verification -> RTL design flow
( G. x: j. H) c g7 a: qSystemC 的應用還在發展中, 目前能夠涵蓋的部份大約是 HW/SW partition ~ RTL design flow (front end)
9 y9 x U- T! ^4 RSystemVerilog 則是涵蓋 Verification -> RTL design flow (front -> back end)
0 g4 V' J% Q& i! \7 z7 P. ]0 t4 ]* }7 U6 N) P6 y' T. P
目前EDA tools支援情況?# B0 {/ M9 y' ^0 ~7 `6 M; k3 o) c, U
ESL 因為有很多不同的 tools, 而且如同 RTL design flow, 目前沒有 tools 能夠囊括所有 design stage.7 T, d, X( ]6 M. _% x: p7 k( z
以 SystemC 來說, 要 license 的 tools 有 CoWare Platform Architect, Synonpsys Innovator, ARM Maxsim ... 等等, 不用 license 的是 GreenSoCs...等.
. n) G3 _& }& q: j對 SystemVerilog 個人研究較少, 還請其它先進補充.3 ^. H, D+ s/ S: X2 O( f/ `; }
+ x4 k3 \: A! b7 F& v+ Q7 Q
目前學界與業界使用情況?+ k7 G- Y+ q- Q9 i2 T) l8 O
學界對 SystemC 應該有持續的 research, 因為 SystemC 本身有 OSCI 來維護一個 open source 的 reference simulator. 業界我想還在觀望, 尤其是台灣.- B8 F+ {: |/ M, ~8 g
SystemVerilog 因為本身 simulator 只有業界 tools 有支援, 學界的 research 個人猜測會有一定的限制 (被業界 tool 綁). |
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