MIX language simulation時如何dump VHDL的信號

jerryyao

HI,
  我用modelsim跑verilog和VHDL混合語言的模擬並產生FSDB來看波形，其中verilog module有呼叫VHDL module，
# X, O! i& g: O) O我可以看到verilog module�的所有信號，但VHDL module卻看不到任何一個信號，請問modelsim要如何設定才可以同時dump verilog and VHDL module的信號到FSDB。
謝謝

tommywgt

好久沒跑工作站了...
; q% ]7 `) {/ o) m5 J0 E& z2 ~我也是寫VHDL
+ P" N! b5 g1 H$ N  t! {: Q2 \1 }TB是用Verilog寫的
0 m  K6 o. ], C; T  T  K但是...可以看到波形啊...我是dump成FSDB再用nWAVE去看的
% p3 ~  i3 a0 h1 x' ?% v' s0 g
啊...對了...simulator不是modelsim...
我在modelsim中倒是沒dump過資料, 都是直接看...

jerryyao

謝謝您的回答，其實我已經解決了，debussy的工具有範例如何解決我的問題，其重點應該是要compile debussy提供的novas.vhd和novas_vlog.v，然後在vsim命令時要加novas選項，如vsim -t 1ps test novas -c -do do.do 。
只是這是針對modelsim，其他的simulator還要研究研究。