用HSPICE跑analog simulation出現time step too small的錯誤

yalon

unconverge 有時候 跟 spice model 也有一點關係.
所以得花點心思下去看.
% L5 h( M/ W) n8 V  h
) h9 t! {/ e. w" N. Z5 q- P  不過直接給 .ic 是最快的方式. 只是要小心.

halfmoon

可以在POWER電源由LOW拉到工作電壓有時也可以解...

isscc

.tran (star) (stop)
stat 可以用1u試試看 stop不要太誇張就ok了

jerryhao

add UIC, and use GEAR as simulation method.

fmgay

一般在双稳态电路中容易出现不收敛的情况，
2 }+ G/ s: y; u; R4 e  z5 i检查电路中的双稳态电路(latch, DFF等)，可以给这些双稳态电路设初值（UIC）。
% f8 G9 W3 ~6 U7 ?* g' D5 Z. e# i+ F1 @另外，双稳态电路在上电时都应该有reset信号将其置于某一确定的状态
) B" `% `4 ^1 [8 I/ ~9 E如果你的电路中有reset信号，先将电路reset。

semico_ljj

这个说得很对，有体会！哈哈。。。。。。。。。。。

hyseresis

1.Be sure to check your model parameter units.
7 A" o9 ]3 i- ~3 m2.Use MOS ACM=1,ACM=2,or ACM=3 source and drain diode calaulation to automatically generate parasitics.
3.Check if you MOS models had subshreshold parameter set? (NFS=1e11 for HSPICE Level 1, 2, 3 and N0=1 for HSPICE BSIM 1, 2, 3 models & Level 28).
4.Check your options .
; j& h& d/ u5 e" N8 U5.schmitt Triggers are unpredictable for DC sweep and sometimes for operating point for the same reasons Oscillators and Filp-Flops are use slow transient.

semico_ljj

用过，是不错！谢谢总结

tshiu

我用hspice 2002
0 T/ s" a* k- {* _, G加上
.options nomod probe
+gmindc = 1.0E-4
" X3 f7 `# ?6 v' _結果可以

: ^" N9 [( m% P: D6 s* g( F後來使用hspice 2008
. o" X& G" |7 P4 ^* `加上
.OPTION runlvl=2
也可以

e2000

可以降低精確度去試試看，或者是把HSPICE用最新的版本去跑，因為舊版的參數好像容易出現這問題，我遇過這問題，把2004Hspice換成2007的就沒這問題了，再不然就是下.ic或.node去設定初始值讓他收斂。

g923964

有時是電路有問題(經驗), 不見得都是.tran 設定上的問題

numberto

set "KCLTEST=0", 精度略有下降
* r5 g9 }* o" P1 A) g) m最根本的是check一下电路，看有没有floating的节点，有的话修正或加个大电阻到地。

nooby_wang

这个问题产生的原因很多, 有的是因为.tran设置的精度太小.
; K! w! g9 I# Y还有一次我碰到这个问题是用#22楼同样的方法, 设置VDD时不是直接给定某一值(例如VDD=1.8v), 而是用PWL 给定VDD的值(从0 到1.8v),是个ramp的过程 .

kuohsi

0. Check circuit topology and connectivity.
This item is the same as item 0 in the DC analysis.
( {" U5 B1 j  f$ ~% @9 v0 c
1. Set RELTOL=.01 in the .OPTIONS statement.
! i1 e3 o7 {6 D: n3 NExample: .OPTIONS RELTOL=.01
- x9 b% v9 S9 @! e9 W
! o( m& Y& K3 U! E& p# N$ J2. Reduce the accuracy of ABSTOL/VNTOL if current/voltage levels allow it.
Example: . OPTION ABSTOL=1N VNTOL=1M

: t/ [1 T+ a$ k8 q' m9 R3. Set ITL4=500 in the .OPTIONS statement.
Example: .OPTIONS ITL4=500
# j0 G3 ^/ [6 b0 E* G) r0 I) B- U8 Z
4. Realistically Model Your Circuit; add parasitics, especially stray/junction capacitance.
. F; _& j' t: E( Y: S- Y1 o2 g
- P% O& m' Z8 J% q# F0 o5. Reduce the rise/fall times of the PULSE sources.
Example: VCC 1 0 PULSE 0 1 0 0 0
( h% P9 t7 ~% E; Ubecomes VCC 1 0 PULSE 0 1 0 1U 1U
) a$ z# ~. J. Z" i+ N* {* R0 w' S
8 o& b: R* {; b& Q0 h% K! b6. Use the .OPTIONS RAMPTIME=xxx statement to ramp up all of the sources.
4 @# M. \: o9 j* ?# ?) Y5 J# UExample: .OPTIONS RAMPTIME=10NS

  w0 X- S( v; O( F7. Add UIC (Use Initial Conditions) to the .TRAN line.
Example: .TRAN .1N 100N UIC
5 F/ d' a7 X- U3 M% c8 ]
; i$ d& q$ [0 V/ ?% @/ m8. Change the integration method to Gear (See also Special Cases below).
Example: .OPTIONS METHOD=GEAR

e2000

當你跑放大器尤其是有切換電容的東西的時候或者是有浮接或電路點有某些地方沒給初始值他就會可能發散，我之前也是這樣，把HSPICE04年版本改成07年版本之後這問題幾乎就沒遇過了，之前遇到的時候是在SP檔裡面加上一行字，好像是降低精確度的指令，不然就是給節點初始值看看有沒有辦法收斂。

stanleyy

你这是典型的不收敛的问题，建议你修改下或增加下初始条件，再看看结果如何，或直接看帮助文档得了

toe

在一些power on時不確定的node
! L' n* A3 }+ O/ Q; c加initial value比較有用

hitxiaojun

加主要点的初始值，一般情况下就会收敛，sim会没有问题的~

minijasmine

time step too small的warning意味着瞬态不收敛。可采取的措施很多：增大叠代次数ITL4、减小.tran 语句中的tstep、给电路中的某些点设置初值、使用method=gear等都是很安全的措施，但有可能会增加仿真时间；而增大gmindc、增加Cshunt、改变lvltim等是有可能降低仿真精度的，使用时要特别注意；
在电源给一个WL，我觉得是解决DC不收敛问题的。

freemystyle

其實用gear可以解決不會stable的問題，gear雖然說LTE比較大，但是是最穩定的method