請問圖中的M4,M5,M6,是做什麼用的？

hyseresis

請問各位大大
請問圖中的M4,M5,M6,是做什麼用的？
為什麼W=1U,L=20U,是為了提高阻值嗎？
1 H: B2 h) W- J9 _' ?' b/ o這樣疊3個MOS有什麼作用ㄋ？

ukyo

這叫MOS串聯，
M4-M6可以看成是一顆
W=1u, L=60u的MOS

- x5 L  \( f/ S5 U這是為了把input threshold向上拉高

hyseresis

原帖由 hyseresis 於 2008-12-3 11:19 AM 發表
請問各位大大
$ o8 u1 g2 a# [# r% _請問圖中的M4,M5,M6,是做什麼用的？
- h7 z$ H( q! p2 w0 L2 X5 M2 k為什麼W=1U,L=20U,是為了提高阻值嗎？
1 ?9 Q# I+ n. ~; `! E0 C6 I這樣疊3個MOS有什麼作用ㄋ？

( `% R4 h: [9 b
+ Z- M% q7 ]! Z. n( B  u% {- y自己跑過模擬後就知道了
原來功用是可以拉高threshold

caesarxl

明白∼
0 l4 [8 c( S4 G- q$ l只是，这电路图没有画完吧？
怎么前面一个inverter没有输出？？？后一个没有输入？？？

semico_ljj

有没有注意到设计成3个串联的1/20,和一个1/60的NMOS有什么区别？考虑过麽？

Zuman

原帖由 semico_ljj 於 2008-12-9 09:54 PM 發表
有没有注意到设计成3个串联的1/20,和一个1/60的NMOS有什么区别？考虑过麽？

我觉得相对单个管子，这种并联的静态功耗比较小，因为电流比较小！

[ 本帖最後由 Zuman 於 2008-12-13 09:57 PM 編輯 ]

basil

有公式可知VGS=VT+sqrt(2*Id*L/(un*Cox*W))（假定工作饱和区）
# @- Y$ j& F1 R3 Q三个相同的管子串联，沟道长度=3*L，这样就可以提高VGS电压，
( z  {% Z+ e& S* B" {4 Q* T- Y% |增大管子开启电压。
至于为什不直接采用一个管子实现的原因，我想：一方面是固然有画版图的
( J% X" j6 |7 c因素，另一方面可以看到三个管子的VGS的电压是不一样，三个
$ i/ _6 ~1 b8 V7 `& r/ ]) |管子的导通的顺序是不同的，这样就是逐级开通，从M6到M5,再到M4，而采用
单个管子就不能实现这个功能,大家可以仿真一下，两种转移曲线是不一样的。

[ 本帖最後由 basil 於 2008-12-13 11:47 PM 編輯 ]

fmgay

首先,三个mos管串联和一个管子是一样的,
' ]% L/ C! G" |% ~4 W  g至于为什么要画成三个管子,我觉得是因为foundry给的model中有限制器件的栅宽小于等于20um,这个限制在分段式模型中仿真器就会报错,为了避免仿真器报错,通常将栅宽很长的器件分成几个器件串联的形式.

122013137

为什不直接采用一个管子

caesarxl

同问，为何不采用一个管子？？？？？？？？？？
9 \4 {7 H/ B2 J. R, z9 m0 I% u}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}

poseidonpid

fmgay 和 basil 這二位應該回答得很清楚了~
7 I( i& o' ]# H7 k
上面的二位要不要想一下 或是跑個模擬就會比較清楚了吧??

renzhq

原帖由 basil 於 2008-12-13 11:43 PM 發表
有公式可知VGS=VT+sqrt(2*Id*L/(un*Cox*W))（假定工作饱和区）
三个相同的管子串联，沟道长度=3*L，这样就可以提高VGS电压，
增大管子开&#215 ...

那逐級導通 為了什么呢？有特殊的用途麼？

e2000

這樣做的意義在哪裡呢?能增加什麼嗎?阻抗嗎?這樣做輸出擺幅會掉吧?

finster

如果只用一個MOS的話,那Length要為60um,
若用3個MOS的話,那Length則可為20um
對於layout來說,因為你MOS的Length太長對於實際空間的擺放會造成其他元件擺放上不好放置的問題
5 n; y2 K& |, k1 x0 \) g% ^9 {故而,通常會把很長的一個MOS拆成數個MOS的畫法
0 v  I$ s: `" R0 {+ O) v  x2 c6 [除此之外,在SPICE Model中,通常會有Maxmim Length的限制,使用過長的Length並不是一個好習慣
因為那會使你MOS的元件特性會落在比較極端的區域,如此一來反而會衍生出不必要未知的變數出來