請問圖中的M4,M5,M6,是做什麼用的？

hyseresis

請問各位大大
請問圖中的M4,M5,M6,是做什麼用的？
為什麼W=1U,L=20U,是為了提高阻值嗎？
這樣疊3個MOS有什麼作用ㄋ？

ukyo

這叫MOS串聯，
M4-M6可以看成是一顆
0 R8 |. e, `$ XW=1u, L=60u的MOS
5 d4 T  Y% V! c' {7 p9 R* T! _9 l
這是為了把input threshold向上拉高

hyseresis

原帖由 hyseresis 於 2008-12-3 11:19 AM 發表
請問各位大大
請問圖中的M4,M5,M6,是做什麼用的？
. ~/ t) [% M! ^) r為什麼W=1U,L=20U,是為了提高阻值嗎？
這樣疊3個MOS有什麼作用ㄋ？

5 i. f, G5 E" r# n: n
4 U/ r4 b  Q: a自己跑過模擬後就知道了
7 L  b% A' t# M原來功用是可以拉高threshold

caesarxl

明白∼
5 L" O" i/ D( u" H+ u' @只是，这电路图没有画完吧？
! u4 i# {  K; ]/ T4 S怎么前面一个inverter没有输出？？？后一个没有输入？？？

semico_ljj

有没有注意到设计成3个串联的1/20,和一个1/60的NMOS有什么区别？考虑过麽？

Zuman

原帖由 semico_ljj 於 2008-12-9 09:54 PM 發表
# E5 s! Z  ?  ~4 N# m3 |2 s9 u有没有注意到设计成3个串联的1/20,和一个1/60的NMOS有什么区别？考虑过麽？

; G$ _' B) f& F# M, T! D我觉得相对单个管子，这种并联的静态功耗比较小，因为电流比较小！

/ v2 I+ m$ g3 S" T  G[ 本帖最後由 Zuman 於 2008-12-13 09:57 PM 編輯 ]

basil

有公式可知VGS=VT+sqrt(2*Id*L/(un*Cox*W))（假定工作饱和区）
三个相同的管子串联，沟道长度=3*L，这样就可以提高VGS电压，
! {3 }- z4 q: ^* K: s增大管子开启电压。
至于为什不直接采用一个管子实现的原因，我想：一方面是固然有画版图的
- e2 S  J- a, I- Z5 E) E% b" F# Q" r6 @因素，另一方面可以看到三个管子的VGS的电压是不一样，三个
3 V( s' P' Q! w( O7 l管子的导通的顺序是不同的，这样就是逐级开通，从M6到M5,再到M4，而采用
3 r! ?; f) x6 p单个管子就不能实现这个功能,大家可以仿真一下，两种转移曲线是不一样的。
7 k' ?4 R. J0 I5 S3 R# t& h/ u
[ 本帖最後由 basil 於 2008-12-13 11:47 PM 編輯 ]

fmgay

首先,三个mos管串联和一个管子是一样的,
至于为什么要画成三个管子,我觉得是因为foundry给的model中有限制器件的栅宽小于等于20um,这个限制在分段式模型中仿真器就会报错,为了避免仿真器报错,通常将栅宽很长的器件分成几个器件串联的形式.

122013137

为什不直接采用一个管子

caesarxl

同问，为何不采用一个管子？？？？？？？？？？
8 }) {" e7 L% V4 N, y}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}

poseidonpid

fmgay 和 basil 這二位應該回答得很清楚了~

上面的二位要不要想一下 或是跑個模擬就會比較清楚了吧??

renzhq

原帖由 basil 於 2008-12-13 11:43 PM 發表
( Q0 |" u" N9 N6 \' N有公式可知VGS=VT+sqrt(2*Id*L/(un*Cox*W))（假定工作饱和区）
$ @: `2 g/ g0 D* A6 C: O三个相同的管子串联，沟道长度=3*L，这样就可以提高VGS电压，
增大管子开&#215 ...

$ }. k8 ?% g+ A9 w* R那逐級導通 為了什么呢？有特殊的用途麼？

e2000

這樣做的意義在哪裡呢?能增加什麼嗎?阻抗嗎?這樣做輸出擺幅會掉吧?

finster

如果只用一個MOS的話,那Length要為60um,
+ W4 G! S) Q. r8 J$ ~& ^1 `* D) w若用3個MOS的話,那Length則可為20um
6 s" W# y( c/ ^/ |6 f% F) g對於layout來說,因為你MOS的Length太長對於實際空間的擺放會造成其他元件擺放上不好放置的問題
; y6 Z; c7 i! H0 D故而,通常會把很長的一個MOS拆成數個MOS的畫法
7 w% t2 c9 ?5 \6 H. v4 P除此之外,在SPICE Model中,通常會有Maxmim Length的限制,使用過長的Length並不是一個好習慣
因為那會使你MOS的元件特性會落在比較極端的區域,如此一來反而會衍生出不必要未知的變數出來