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[問題求助] 請問圖中的M4,M5,M6,是做什麼用的?

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1#
發表於 2008-12-3 11:19:02 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
請問各位大大
2 _$ B* W; w& o! |/ \( |8 J# Y0 {! t請問圖中的M4,M5,M6,是做什麼用的?. O) `5 e; Q5 d  G+ \
為什麼W=1U,L=20U,是為了提高阻值嗎?
$ J& @4 ]: t. T2 Y' a% s3 {這樣疊3個MOS有什麼作用ㄋ?

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2#
發表於 2008-12-4 09:52:57 | 只看該作者
這叫MOS串聯,
! T9 V/ u. y6 y% R& {% dM4-M6可以看成是一顆0 [9 K) L/ N+ L" _
W=1u, L=60u的MOS# B$ N' g' Q5 ~5 K" I) A" t" y/ s" ~, b

( B4 X! {: ^7 P! M. j這是為了把input threshold向上拉高
3#
 樓主| 發表於 2008-12-4 15:33:11 | 只看該作者

跑過模擬後

原帖由 hyseresis 於 2008-12-3 11:19 AM 發表 0 m$ }% o( i+ S- ^  v9 O* t
請問各位大大* n& X0 Y- s% w3 \: ~$ V# s+ c
請問圖中的M4,M5,M6,是做什麼用的?
  J, |3 h) v5 Y3 X( v- u! q9 {. x為什麼W=1U,L=20U,是為了提高阻值嗎?( a( t! C# r1 c6 {; E: K3 W
這樣疊3個MOS有什麼作用ㄋ?
  ~1 Q4 n0 n! \, z; X

4 w( e) y; L! ?2 C1 z自己跑過模擬後就知道了" I3 i9 S$ Q0 Y3 P
原來功用是可以拉高threshold

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4#
發表於 2008-12-9 18:06:20 | 只看該作者
明白∼: q' Z$ G5 |9 Z9 |) O5 c
只是,这电路图没有画完吧?! u& L. a- ?: X8 u, k& |# B6 l: w! ?
怎么前面一个inverter没有输出???后一个没有输入???
5#
發表於 2008-12-9 21:54:16 | 只看該作者
有没有注意到设计成3个串联的1/20,和一个1/60的NMOS有什么区别?考虑过麽?
6#
發表於 2008-12-13 21:56:06 | 只看該作者
原帖由 semico_ljj 於 2008-12-9 09:54 PM 發表
5 o6 ]# V9 a" b+ C有没有注意到设计成3个串联的1/20,和一个1/60的NMOS有什么区别?考虑过麽?
, W0 |  l2 `$ {+ n
我觉得相对单个管子,这种并联的静态功耗比较小,因为电流比较小!: Q- v/ p2 ]; Y& C

$ d4 M9 W, E7 _9 p) b0 j[ 本帖最後由 Zuman 於 2008-12-13 09:57 PM 編輯 ]
7#
發表於 2008-12-13 23:43:20 | 只看該作者
有公式可知VGS=VT+sqrt(2*Id*L/(un*Cox*W))(假定工作饱和区)  d6 W5 N7 h; Y5 {$ b5 k8 T
三个相同的管子串联,沟道长度=3*L,这样就可以提高VGS电压,8 ]* {& R% V- L8 ~- J
增大管子开启电压。/ H! j9 J6 E5 E$ T
至于为什不直接采用一个管子实现的原因,我想:一方面是固然有画版图的& b4 f1 I& Q( U; I6 J) f' G$ t
因素,另一方面可以看到三个管子的VGS的电压是不一样,三个+ Z( Q  B" g6 c$ a+ ~* i& G! q' }
管子的导通的顺序是不同的,这样就是逐级开通,从M6到M5,再到M4,而采用- \0 n( j3 u0 n1 ~5 C
单个管子就不能实现这个功能,大家可以仿真一下,两种转移曲线是不一样的。
" O* f& l3 k2 X7 o3 o% {
6 F/ {3 C3 b4 M2 v2 w[ 本帖最後由 basil 於 2008-12-13 11:47 PM 編輯 ]
8#
發表於 2009-1-8 17:22:46 | 只看該作者
首先,三个mos管串联和一个管子是一样的, 1 s! L9 Q( l' _
至于为什么要画成三个管子,我觉得是因为foundry给的model中有限制器件的栅宽小于等于20um,这个限制在分段式模型中仿真器就会报错,为了避免仿真器报错,通常将栅宽很长的器件分成几个器件串联的形式.
9#
發表於 2009-1-9 10:09:46 | 只看該作者
为什不直接采用一个管子
10#
發表於 2009-3-24 21:14:23 | 只看該作者
同问,为何不采用一个管子??????????: _# T" @! {# O8 Q9 R
}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}
11#
發表於 2009-3-30 14:18:16 | 只看該作者
fmgay 和 basil 這二位應該回答得很清楚了~, w* `7 Z1 I* v. j' X6 t

' J  |8 v  u8 D3 X/ t5 x# E% H5 }上面的二位要不要想一下 或是跑個模擬就會比較清楚了吧??
12#
發表於 2009-3-31 11:20:09 | 只看該作者
原帖由 basil 於 2008-12-13 11:43 PM 發表
4 n/ d- a- ]7 x+ e$ U; M有公式可知VGS=VT+sqrt(2*Id*L/(un*Cox*W))(假定工作饱和区)
, @0 O0 n. o7 w1 I, c9 i+ B三个相同的管子串联,沟道长度=3*L,这样就可以提高VGS电压,
  F9 b1 }; l& S2 h: F: ?- a增大管子开&#215 ...
+ g3 n# a% k( _' J, Y  d! S# l
那逐級導通 為了什么呢?有特殊的用途麼?
13#
發表於 2009-4-8 01:41:58 | 只看該作者
這樣做的意義在哪裡呢?能增加什麼嗎?阻抗嗎?這樣做輸出擺幅會掉吧?
14#
發表於 2009-4-9 06:37:07 | 只看該作者
如果只用一個MOS的話,那Length要為60um,2 e: O* t/ [7 x6 G
若用3個MOS的話,那Length則可為20um0 L, K; y* a  N  G3 S! E
對於layout來說,因為你MOS的Length太長對於實際空間的擺放會造成其他元件擺放上不好放置的問題
7 I  g6 n$ _0 h# }8 o故而,通常會把很長的一個MOS拆成數個MOS的畫法
+ V  V8 v% V% M' y5 [5 d  ?% j除此之外,在SPICE Model中,通常會有Maxmim Length的限制,使用過長的Length並不是一個好習慣
' x" `/ k8 x7 x0 v因為那會使你MOS的元件特性會落在比較極端的區域,如此一來反而會衍生出不必要未知的變數出來
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