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智原領先提供聯電65奈米LL製程記憶體編譯器(Memory Compiler)
內建測試介面的可修復記憶體解決方案在低漏電設計上最佳化,協助客戶完成低耗電以及記憶體密集的65奈米SoC3 T. _3 l3 T" ?# s: \& G7 D5 B. E
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【新竹 台灣】2008年1月31日
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2 S$ b0 E, x$ n' ~: m$ ^8 kASIC設計服務暨IP 研發銷售領導廠商 ─ 智原科技( TAIEX : 3035 )今日宣布推出聯電65奈米LL製程的先進記憶體編譯器。這款65奈米記憶體解決方案的主要特性為多列冗位(row redundancy) 的設計,提供了記憶體修復功能、內建BIST測試介面(BIST test interface, BTI)以及可兼顧良率和效能的sensing margin調整機制等。這款設計精良與週全考慮客戶需求的65奈米LL 記憶體編譯器已經通過晶片驗證,且目前也有客戶陸續採用中。 9 }# F; A) i9 s4 t8 V
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由於65奈米高階製程的成本較高,所以客戶鎖定的主要應用市場多屬主流的量大市場,例如無線、消費性電子、高解析度影音以及網路應用等。這些應用都需要比較複雜的SoC設計以及動輒數百個記憶體單元去進行影像或是網路通訊的資料處理等。在這些相關應用的設計上,先進的65奈米雖然可以提供很高的記憶體密度而符合需求,但是由於製程的變異以及較高的設計複雜度,導致記憶體的漏電和良率的損失等都變的更加突顯,進而大幅影響到整體效能的呈現,也充分考驗了晶片設計廠商的設計能力。而對擁有豐富記憶體設計經驗、DFM (design-for-manufacturing)設計能力以及有專業低耗電解決方案的智原科技而言,卻正是可以充分發揮的機會,此次推出的65奈米記憶體編譯器,即提供了最新的優勢和特性,充分滿足客戶的需求,來解決這些問題。0 x& g. @5 ~. e e- h! Z5 Q
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智原科技業務副總王心石表示,「我們非常高興能夠成為第一家提供聯電65奈米LL製程記憶體編譯器的廠商。這個可修復且低漏電的記憶體解決方案主要就是因應65奈米系統單晶片對於高密度和低耗電的需求。它能夠協助客戶在市場上因為低耗電、較小尺寸以及較高的整合度而取得高度競爭力。截至目前為止,智原已經有三家客戶採用這款最新的記憶體解決方案。我們也預期後續的客戶和應用範圍將更廣!」
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智原的65奈米記憶體編譯器是在聯電LL製程下的最佳化解決方案。它讓使用者得以依各自需求,產生許多記憶體的選項,包括字元、位元以及面積比例上的調整等。且更重要的是,取得這些主控性之餘,設計者同時間仍能保有絕佳化的尺寸、效能以及耗電量等。以一個65奈米LL製程所產生的4Kx16 記憶體為例,和90奈米SP製程比較起來,它可節省20~40% 以上漏電、50% 的尺寸微縮、以及20%以上的效能提升等。除此之外,智原的記憶體編譯器提供許多DFM功能;良率的提升上也因為內建的2列主動修復功能 (Built-in 2-row redundancy) 以及可調式sensing margin而有大幅成效。同時,客戶也可以自行選擇是否要內建BIST測試介面,來降低晶片繞線上的空間需求、尺寸、以及提升整體效能。 ! l2 C2 s3 I% J: b
) G8 l+ Z0 u. a智原科技IP研發暨專案副總林挺豪表示,「當製程進到深次微米,記憶體設計已經變的愈趨複雜和困難,主要是因為元件的變異性和新增陣列的冗位等。智原新推出的65奈米記憶體編譯器除了保留高度的記憶體良率和可靠性之外,其高度彈性的內建功能選項以及可程式化也讓客戶得以輕易的進行客製化設計。堪稱是目前主流應用市場中的記憶體首選方案!」
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( C8 ^0 R ?! }% t' M1 j l產品時程7 |0 _2 m: z9 Y4 m; _, I/ U
智原科技65奈米記憶體編譯器目前已經問世。而因應高效能SoC高速版本則將於2008年第三季推出。 |
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