VHDL转verilog问题

qian15

手里面有个VHDL写的FIFO,现在想转换成VERILOG的
# ]5 f! _  X( l6 a原代码如下

1. 
   ! d& I/ c- |# t, I9 k8 n: m4 _
2. 
   , I, N. A9 G: d8 n( f4 N0 I7 b) b
3. CNT: process(CLR, WR_PTR, RD_PTR)
   ! ^# P7 J; z+ M- t7 a5 D+ }- U+ ~: Z* |& S
4.   variable change : integer;  
   & e& K  T) L/ S2 C4 S1 q) d  j
5. begin  
   6 t% |/ {* n; t9 ~, l
6.   if CLR = '1' then
   
7.    count <= 0;
   
8.    change := 0;
   # t% v7 t+ B3 [* Z
9.   else
   . {; U2 g( B1 [
10.    change := 0;
    
11.    if WR_PTR'event then
    
12.     change := 1;
    
13.    end if;
    6 w0 d  @1 A9 I8 N) B( ?7 u. y* u' C0 a
14.    if RD_PTR'event then
    % B  J! H  Q5 D
15.     change := change - 1;
    6 Z! Y$ [7 I; E9 P3 ^% Z
16.    end if;
    
17.    count <= count + change;
    1 L4 H6 f- n5 k
18.   end if;
    
19. end process;

複製代碼

不知道改为Verilog该怎么写红色部分。
: m* n; y1 t* u( M4 U9 }0 m我想是用always@( WR_PTR)
但是process(CLR, WR_PTR, RD_PTR)这一句已经用了always了，没办法，刚接触verilog，请大家帮帮忙

lsa12345

這個fifo程式有問題喔,沒有clock訊號,很奇怪.

qian15

这个FIFO程式有CLK的，我这里只是一部分代码，没有将所有代码贴出来，只是希望大家告诉我该怎么写if WR_PTR'event then

kbc1118

1. VHDL clock 語法好像不太對,應該是 if WR_PTR'event and WR_PRT='1' then
2. count 沒有clock！你可能需要把全部貼出來，看是不是漏掉了？
3. 一個process有兩個clock，一般不會這樣寫的。

qian15

1. ------------------------------------------------------------------------------------
   ( J. C" B1 `, V5 ]
2. library IEEE;
   
3. use IEEE.std_logic_1164.all;
   
4. entity fifo is
   4 f& a! l. b8 Q6 D6 P
5.         generic (
   
6.                 depth : positive := 16
   
7.                 );       
   
8.         port(
   - @- o( Q$ f/ g5 b- d
9.                 CLR   : in  std_logic;
   
10.                 WCLK  : in  std_logic;
    
11.                 WE    : in  std_logic;
    ) `  D, a, w1 }0 |1 `" m
12.                 RCLK  : in  std_logic;
    
13.                 RE    : in  std_logic;
    ; t/ s9 [1 v1 [* w# N
14.                 DATA  : in  std_logic_vector(7 downto 0);
    
15.                 EMPTY : out std_logic;
    
16.                 FULL  : out std_logic;
    
17.                 Q     : out std_logic_vector(7 downto 0)
    
18.         );
    
19. end entity;
    " \# Q9 K% Z9 X+ f6 h3 {6 @% |0 U
20. library IEEE;
    7 J; S# M; K1 c  j. J8 P0 D
21. use IEEE.std_logic_unsigned.all;
    
22. architecture behavior of fifo is
    
23.         constant fmax : positive := depth-1;       
    
24.         type fifo_array_type is array (fmax downto 0) of std_logic_vector(7 downto 0);
    # ?1 @5 k# U9 i" r$ U' A
25.         signal fifo_array : fifo_array_type;
    3 I, N5 r) G. q7 [. P( c$ x2 G
26.         signal WR_PTR : INTEGER range 0 to fmax;
    0 C/ L5 l0 h# v
27.         signal RD_PTR : INTEGER range 0 to fmax;
    1 l; @0 h, x$ z/ p4 u+ o  d5 P
28.         signal count  : INTEGER range 0 to depth;
      t! M" Q7 c% G9 Y2 `; x. D
29. begin
    
30.         CNT: process(CLR, WR_PTR, RD_PTR)
    
31.                 variable change : integer;               
    . {1 l6 b% l3 |0 E; s/ y/ q) r: m
32.         begin  
    : {6 P" \; ]! ^+ w
33.                 if CLR = '1' then
    3 m7 p. d2 k% {+ L: j5 b5 m
34.                         count <= 0;
    
35.                         change := 0;
    . K4 b3 U4 g3 M% ?2 E
36.                 else
    
37.                         change := 0;
    & _# x' b! [: G' H. L9 D
38.                         if WR_PTR'event then
    - z2 Y( T# d. f- p1 f
39.                                 change := 1;
    
40.                         end if;
    % O$ v1 @0 ^6 @% y1 |8 I' p5 G
41.                         if RD_PTR'event then
    0 V/ t! q& f2 }: G& h' b
42.                                 change := change - 1;
    
43.                         end if;
    
44.                         count <= count + change;
    8 ?) [7 ?! Q' a$ b& h9 A' o3 c
45.                 end if;
    # I, G  y& r; ^1 U1 E% A
46.         end process;       
    
47.         STATUS: process(count)
    & r  Q1 f3 t% D
48.         begin  
    # b2 |& O+ W% `
49.                 if count=0 then
    
50.                         FULL   <= '0';
    : N/ B, s7 o& S8 m( W3 g
51.                         EMPTY  <= '1';
    # _5 ~8 g2 F3 z+ y3 @' M0 y
52.                 elsif count=depth  then
    
53.                         FULL   <= '1';
    
54.                         EMPTY  <= '0';
    9 ]/ e" W7 Q- s# j7 R. {
55.                 else       
    9 `* }& G3 i" o9 y1 R3 r
56.                         FULL   <= '0';
    5 V, @+ m; O$ A: v1 X4 Z8 U7 c
57.                         EMPTY  <= '0';
    
58.                 end if;                       
    
59.         end process;       

複製代碼

qian15

1.         FWRITE: process (CLR, WCLK)
   9 S+ A1 `! k. U+ A+ x" v% u( Q
2.         begin
   8 h7 G  S# K  _, T2 t: y& L5 e
3.                 if CLR = '1' then
   8 l4 p0 ^' @* G% d9 l6 ?  ]. s
4.                         for INDEX in fmax downto 0 loop
   , ?2 g2 R. S, T$ K% a4 p
5.                                 fifo_array(INDEX) <= (others => '0');
   
6.                         end loop;
     X1 V1 V9 e: }
7.                         WR_PTR <= 0;
   
8.                 elsif rising_edge(WCLK) then
   7 b- N  [3 {, b( F, K; C* G
9.                         if WE = '1' and count<depth then
   ! _8 O% p  z" O$ n5 l/ C! M- A5 V. P& g
10.                                 fifo_array(WR_PTR) <= DATA;
    # P( d) _/ r8 S$ E6 ^6 ^
11.                                 -- move pointer
    . w: n3 j3 ^7 M' r  ^" n
12.                                 if WR_PTR=fmax then
    ! ]) Y- D+ ~) W$ o/ [
13.                                         WR_PTR <= 0;
    , i7 A# _8 w% u8 u9 m- f1 s# J0 j
14.                                 else WR_PTR <= WR_PTR + 1;
    / {. q2 o8 h2 G0 P
15.                                 end if;
    
16.                         end if;
    % L9 J6 W* |+ K$ S
17.                 end if;
    
18.         end process;
    - _7 o8 U" w" ^) X8 h( D1 ~
19.         FREAD: process (CLR, RCLK)
    " D: L' M! q" O: ]
20.         begin
    ' b" M# Q$ ]& f! T! c  u1 B1 u
21.                 if CLR = '1' then
    - s( @8 B" x" M0 b3 `
22.                         RD_PTR <= 0;
    
23.                 elsif falling_edge(RCLK) then
    & ]. q0 u; m. u7 X( q) ~
24.                         if RE = '1' and count>0 then
    
25.                                 Q <= fifo_array(RD_PTR);
    
26.                                 -- move pointer
    
27.                                 if RD_PTR=fmax then
    
28.                                         RD_PTR <= 0;
    
29.                                 else RD_PTR <= RD_PTR + 1;
    8 c$ n9 v/ O' D4 S! r) ~) H
30.                                 end if;
    
31.                         end if;
    5 c' j3 b* n# `4 J
32.                 end if;
    
33.         end process;
    , `) d0 u1 s+ v1 L" G7 S5 }
34. end architecture;

複製代碼

ibrotherv1

印象中有个工具可以转vhdl 为 verilog,可以看看，或许有用