VHDL转verilog问题

qian15

手里面有个VHDL写的FIFO,现在想转换成VERILOG的
原代码如下

1. 
   7 m; C$ J% D* c4 x( n& D! D
2. 
   ! n8 d0 r* v. b
3. CNT: process(CLR, WR_PTR, RD_PTR)
   
4.   variable change : integer;  
   
5. begin  
   5 M" t- v/ F8 v0 ]+ _
6.   if CLR = '1' then
   
7.    count <= 0;
   ' b0 f7 X3 s; W. h% i; J2 o) b
8.    change := 0;
   ; L6 E* h* X* y( s9 C
9.   else
   $ Y9 H2 x* l7 L: ~' H; R
10.    change := 0;
    
11.    if WR_PTR'event then
    ! g2 u/ l5 @( Z  p1 a
12.     change := 1;
    + n4 x: K- j0 U  `  u/ r
13.    end if;
    . `7 c2 ^* ^7 r& I" d
14.    if RD_PTR'event then
    
15.     change := change - 1;
    
16.    end if;
    1 N8 E9 `8 h4 c% q: t
17.    count <= count + change;
    " E+ i8 Q* q/ O6 N3 T% u4 ?7 X, I1 T
18.   end if;
    
19. end process;

複製代碼

不知道改为Verilog该怎么写红色部分。
我想是用always@( WR_PTR)
但是process(CLR, WR_PTR, RD_PTR)这一句已经用了always了，没办法，刚接触verilog，请大家帮帮忙

lsa12345

這個fifo程式有問題喔,沒有clock訊號,很奇怪.

qian15

这个FIFO程式有CLK的，我这里只是一部分代码，没有将所有代码贴出来，只是希望大家告诉我该怎么写if WR_PTR'event then

kbc1118

1. VHDL clock 語法好像不太對,應該是 if WR_PTR'event and WR_PRT='1' then
2. count 沒有clock！你可能需要把全部貼出來，看是不是漏掉了？
3. 一個process有兩個clock，一般不會這樣寫的。

qian15

1. ------------------------------------------------------------------------------------
   4 M( l$ d% s- r& H5 o- X8 F
2. library IEEE;
   
3. use IEEE.std_logic_1164.all;
   " X" t$ Q- H) C7 _  Q# J7 \
4. entity fifo is
   
5.         generic (
   : h, t1 i# W  Y& k- b. \. T
6.                 depth : positive := 16
   
7.                 );       
   . F' q1 N2 Q, H$ h* N
8.         port(
   3 u* X' U6 q: |" r+ z
9.                 CLR   : in  std_logic;
   
10.                 WCLK  : in  std_logic;
    
11.                 WE    : in  std_logic;
    
12.                 RCLK  : in  std_logic;
    1 m7 ?$ o  ?* X, i  A
13.                 RE    : in  std_logic;
    
14.                 DATA  : in  std_logic_vector(7 downto 0);
    7 o* x6 e: B) E2 b* W. C; z* v
15.                 EMPTY : out std_logic;
    6 r9 [# s8 b+ W0 H3 D8 _
16.                 FULL  : out std_logic;
    
17.                 Q     : out std_logic_vector(7 downto 0)
    - H: d! Z$ A+ t1 m  d
18.         );
    ; L7 A7 V8 h- g  A7 ?- h0 q
19. end entity;
      C6 y7 `  d$ W5 y4 x( t
20. library IEEE;
    8 E, o! L) i) _& W+ ~$ v5 }
21. use IEEE.std_logic_unsigned.all;
    2 W) ]5 \# z5 K6 j( S; {' e0 |
22. architecture behavior of fifo is
    * T" D0 g# p: `( Q1 t6 h2 p$ k& d
23.         constant fmax : positive := depth-1;       
    
24.         type fifo_array_type is array (fmax downto 0) of std_logic_vector(7 downto 0);
    
25.         signal fifo_array : fifo_array_type;
    
26.         signal WR_PTR : INTEGER range 0 to fmax;
    4 |8 l7 P. T* n0 X6 N1 z
27.         signal RD_PTR : INTEGER range 0 to fmax;
    
28.         signal count  : INTEGER range 0 to depth;
    & p  M) B# N: D+ z; V4 I& }
29. begin
    
30.         CNT: process(CLR, WR_PTR, RD_PTR)
    
31.                 variable change : integer;               
    
32.         begin  
    
33.                 if CLR = '1' then
    8 p- b/ m+ u7 N
34.                         count <= 0;
    
35.                         change := 0;
    4 L2 U( z4 s4 r, `
36.                 else
    
37.                         change := 0;
    
38.                         if WR_PTR'event then
    
39.                                 change := 1;
    
40.                         end if;
    / r! D$ l& I- o. |, o6 g1 S- V
41.                         if RD_PTR'event then
    5 Q. T- b9 s; W2 P& B- J  t$ N  y
42.                                 change := change - 1;
    
43.                         end if;
    ! E! R4 q: F0 P5 M# v
44.                         count <= count + change;
    - Z! o' z. r  V! j4 z1 z
45.                 end if;
      L$ R  R; v/ Q- V% ]
46.         end process;       
    
47.         STATUS: process(count)
    
48.         begin  
    
49.                 if count=0 then
    $ \4 \+ ]$ g0 o7 e8 D+ p5 p6 J  P
50.                         FULL   <= '0';
    * Y$ T2 k' y7 e1 G. U0 G2 ]
51.                         EMPTY  <= '1';
    4 q4 ]: l" S1 t' s, s; E$ I
52.                 elsif count=depth  then
      m, z; {4 a+ n* U
53.                         FULL   <= '1';
    ; h7 W% W) h' D8 l. Z' E$ L6 L
54.                         EMPTY  <= '0';
    
55.                 else       
    
56.                         FULL   <= '0';
    - D: Q  t5 ], F2 V. R" y) M
57.                         EMPTY  <= '0';
    2 p0 l* `6 |7 D1 [  u7 v7 g5 K
58.                 end if;                       
    
59.         end process;       

複製代碼

qian15

1.         FWRITE: process (CLR, WCLK)
   
2.         begin
   
3.                 if CLR = '1' then
   
4.                         for INDEX in fmax downto 0 loop
   
5.                                 fifo_array(INDEX) <= (others => '0');
   
6.                         end loop;
   . G; I0 L+ N, ?+ E: z9 x$ f
7.                         WR_PTR <= 0;
   7 y, @  V& ]3 p& E" e- R/ A
8.                 elsif rising_edge(WCLK) then
   
9.                         if WE = '1' and count<depth then
   
10.                                 fifo_array(WR_PTR) <= DATA;
    9 |5 a# t# V9 E7 A" F( U8 i" V
11.                                 -- move pointer
    
12.                                 if WR_PTR=fmax then
    
13.                                         WR_PTR <= 0;
    
14.                                 else WR_PTR <= WR_PTR + 1;
    
15.                                 end if;
    9 E* Z/ s* G3 D0 K9 e+ e4 V) d
16.                         end if;
    % f$ {" s1 i* ]. @% A. C
17.                 end if;
    1 R5 R2 u9 R5 N; H" b% v
18.         end process;
    
19.         FREAD: process (CLR, RCLK)
    ! r- J  T$ A7 w# k" \* |$ P
20.         begin
    
21.                 if CLR = '1' then
    , A0 Z- C3 ?, I( b/ L
22.                         RD_PTR <= 0;
    
23.                 elsif falling_edge(RCLK) then
    
24.                         if RE = '1' and count>0 then
    + e* @( ^. N( S% n5 i
25.                                 Q <= fifo_array(RD_PTR);
    
26.                                 -- move pointer
    
27.                                 if RD_PTR=fmax then
    ; ^  C' t. p6 f% [
28.                                         RD_PTR <= 0;
    ! \8 O6 R; h6 }# `- e& \2 W
29.                                 else RD_PTR <= RD_PTR + 1;
    % z5 D2 T! O* S+ L& X' t. {+ r
30.                                 end if;
    
31.                         end if;
    
32.                 end if;
    
33.         end process;
    
34. end architecture;

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ibrotherv1

印象中有个工具可以转vhdl 为 verilog,可以看看，或许有用