PLL output頻率如何才算settle?

jackrabbit

小弟是做PLL的新手, 最近用spectre run simulation時遇到問題
- e  K3 \" S4 p# |  \4 N1 \我用的架構是charge pump PLL + 二階filter
% U) T5 u- b2 {! ?. }' F當看時間對頻率的圖時, zoom-out看會lock在一直線
2 l: d8 Y+ G& G2 h9 C9 _' o8 a但是zoom-in之後, 會看到其實不是一直線, 而是有點像sinwave的ringing
9 s+ J. [: y; W. camplitude相對average value很小(大概在ppm級了), 但是相當穩定, 並沒有再繼續變小的趨勢
reference freq. 在1.2MHz, 所以不像是reference spur, 感覺像damping
! y- m: l; \, O% p. Y+ H(dft算的頻率44KHz, 用liner model算出來的natural freq. ~33KHz)
* U" u$ e: V& p& V; j$ A& y- I# ~- K同樣的現象在VCO control 電壓上也看的到
# h2 _7 g. g8 E6 |  @$ b我想問的是, 這樣的現象是正常嗎?
# n: U+ u7 ?! fPLL output lock該如何定義呢?
也是像close-loop OP做slewing一樣, settle到final value的幾percent之內就算OK了嗎??
煩請各位高手指點迷津, 感謝!!

adele

lock住的时候，是会出现那样的波纹的。
, z; y, b; m  t# p3 f) i理解是：你是否在charge pump里面加了一些delay,来消除dead zone影响.
8 Z  r% I( o3 X如果是,那就是正常现象了吧.

monkeybad

振幅若是已經在PPM級的話 那樣算是很小 屬於正常現象了
控制電壓這麼小的振幅對VCO而言影響已經不大
0 g8 Q2 i+ q+ y* ]! y8 j$ |$ N所以你的模擬應該算是OK的囉!
/ F! }4 \9 t% g如同adele兄所說的
: M! Z) H6 {6 u- s1 K會有紋波應該是你的PFD裡面有一些delay cell用來消除dead zone的
另外因為畢竟是實際電路 控制Charge Pump充放電的時間不會完全同步 而且上下兩個電流源也不會完全一樣
所以會造成控制電壓有一些小的紋波

$ q$ {+ G% u5 R) vPLL Lock跟做OP slewing差不多 你看控制電壓settle到一個電壓值 然後穩定了以後 就算LOCK住了
+ W) V+ c" J$ _4 W/ A, @8 ^+ n
[ 本帖最後由 monkeybad 於 2007-7-24 01:39 PM 編輯 ]

macrohan

如果幅度很大，是什么原因？ 我仿真PLL行为模型，VCO、PFD、CP、LPF是实际电路，Divider用verilog－A替代，锁定时候波纹比较大，感觉VCO的信号泄漏到LPF的输出端了，请这方面有经验的指点一下该注意什么？

monkeybad

紋波大是大到什麼程度呢?
. p# c3 g) K' i- v* _
就我的經驗來講
( M& p" L; L( h) K. Q# o; R) A# N, ?; B
2 ~+ e! C/ F2 Y: `也許你把LPF的電容加大 或是減少CP的電流也許會改善

之前有用0.13U 1.2V的製程 要小心低電壓時 LPF拿MOS當電容 MOS會有很嚴重的漏電流 改成3.3V的MOS漏電流就不會那嚴重
% _) F# G+ @' i有漏電流就會看到控制電壓鎖不住 上下震盪幅度很大

jackrabbit

感謝
8 l! k* V! Y& Q" r( p- o這樣小弟就放心了!!
2 i0 ]0 q* f" S6 q6 k. ^1 V1 T- q4 I電路裡中的確是有動一些手腳來消deadzone
+ V* O7 A+ M; m3 x! _, b
' v" J) t9 f- e5 p% Y$ b4 Z- x" }但, 能否再請教為什麼加了delay cell會造成波紋呢?
6 K9 Y% u, V5 o2 t5 d$ u就我原本的理解是, 因為有deadzone會累積phase offset, 所以每隔一陣子會重新lock一次
這樣子VCO的control電壓上是會有ripple沒錯
9 Z' I0 r" G- D$ T0 D+ A原本認為把deadzone消掉應該就不會有這個問題了(或是至少可以變小很多~)
- t" \9 d; I+ j. R0 k( X8 }6 `$ D但是就幾位大大的回答, 似乎是加了delay cell去消deadzone也會造成波紋?
. G7 }3 @: V, k4 d* T: g1 o" i能否再解釋一下其中的道理??
感激不盡!

monkeybad

我的看法是
5 j" g/ D, x$ M- A; M, H* J有沒有加delay cell都還是會有紋波
# Z. |/ N" L& b7 X% F: K7 Y6 X" M要完全沒有紋波 除非是理想的狀態
鎖定後 PFD為理想電路 產生控制CP的充放電開關信號完全同步 而且充放電的時間都一樣 另外充放電兩個電流源電流也完全一樣
/ g( m$ _  [! F/ k% i1 l% n" k電容上面的電荷也不會漏掉 控制電壓才有可能保持固定沒有紋波
因為我們用的是實際的電路 一定會有誤差的

那加上delay cell好處就是可以消除dead zone
至於產生的紋波 有沒有加都會有這個現象
0 @. p; [- F2 q  X7 [那假如沒有加delay cell 造成phase shift 對PLL jitter影響 比起非理想效應造成的影響 應該更大才對
% s# N: R! u- z而且非理想效應造成的紋波可以透過電路設計去減低 例如想辦法把CP充放電電流源平衡 PFD控制信號做成同步等等
那要消掉dead zone 目前所知道的就是加delay cell

fcchang

我的經驗是
" Y$ Q0 D: @: [4 B: l% V+ m4 D你的擺輻大小同時也跟你選擇的phase detect有關系
有些phase detect即使鎖定也會造成較大的波動
: e0 j8 n$ }" {' x7 U9 n- w有些則相對上小很多
/ h! Z+ I- @/ W- N# H看是linear 還是bang bang都有關系

yoyo20701

嗯~~~多謝大大的講解喔~~~小弟大概懂一些囉~~~~~~~~~~謝謝

semico_ljj

最近接触PLL了，感觉到比较难，呵呵！努力中

macrohan

这个波纹比如有10mV呢，但是波纹的频率是两倍VCO频率，也就是VCO的偶次谐波由于
% e# g" u% k, Z! u+ h$ r, _可变电容的非线性反向泄漏到了控制端，如果做整个LL系统的仿真一定会看到这个现象，
5 D5 G; q9 t9 V  a1 F+ z1 }9 H我想这个高频的波纹是可以忽略的。低频的波纹会造成相位积累。
2 c, n* U1 a7 S4 [% L大家一起探讨一下！

原帖由 monkeybad 於 2007-7-25 10:56 AM 發表
紋波大是大到什麼程度呢?

+ z2 j4 f4 V- ?" v  g+ z  K就我的經驗來講
, w: _  v  K- l: l) _
也許你把LPF的電容加大 或是減少CP的電流也許會改善

) Z$ O& R8 k0 b: S7 k之前有用0.13U 1.2V的製程 要小心低電壓時 LPF拿MOS當電容 MOS會有很嚴重的漏電流 改成3.3V的MOS漏電流就不會 ...

bluecolin

應該是正常的  要看你鎖定的範圍要給多少  
小於1%我覺得應該就算是鎖定了

賴永諭

motorola Application 說
# i+ S! Z! a; O! {& U; R0 O" o穩態的5%以內算settling time

lee1207

身為雜魚的我~只好多看多學點~

quantum

个人的理解是： 任何动态反馈系统都会存在输出波纹的。因为反馈都是滞后的，只有输出偏离理想值后才能反馈才能起作用，因而纠正输出偏离使之往理想值靠拢，从而输出会出现在理想值附近的波动。

小弟没有实际的PLL经验，但是最近调了一个Duty cycle corrector电路，也是反馈问题，我的经验是：如果单位输出偏离所对应的反馈输入越大（对应环路增益大，相位裕度小），则输出的波纹越大，但是锁定时间变短；反之如果单位输出偏离所对应的反馈输入越小，则输出的波纹小，但锁定时间变长；这一点可以对比OP的静态反馈回路来理解。
  Y& b, `1 a  _* e: h; n
( S7 v$ R/ |& Y3 A8 h. k; _" A  b据此理解的话，4楼所说的波纹大的问题，是否可以通过减小环路增益来解决，也就是减小PFD到CP输出的增益。

) Y; q1 K/ Z; k8 ~+ u欢迎指正！

frankiejiang

说的没错 其实减小PFD到CP输出的增益就是减小CP的充电电流
! Q  Q: u& {) y8 d& f这样确实会减小波纹！
; n6 p, c$ w( v/ G2 K( O其实假如delay cell的作用是使控制端的干扰频率变的和reference的频率一样高
如果没有delay cell，VCO控制端的干扰频率比reference低很多，因为FD要积累到一点的
1 N1 N$ K8 a/ ]' }# W9 [3 I相位误差才动作，但是VCO对于他的控制端是一个低通系统，因此需要避免低频的干扰！
如果在控制端看到的是高频干扰，其实对于整个LL系统影响不大！

apiapia

收穫良多
! ~/ f9 P: i: r9 c; o& o6 t, M看來在PLL這方面要學的還很多呀
謝謝板上的大大們補吝嗇指教!!!

hisanick

最近也在碰PLL
對  the ripple at  Vctrl of VCO 去看他的頻譜
不管是 integer or fractional  頻譜勢必會由 DC 最高power 再來就是 ref freq 的倍頻項
然而在 Vctrl 端看到 被頻像勢必就像個雜訊般
7 i3 q" l1 E+ z/ ]% w1 Q3 j8 X! X所以解決方法有二 加大電容 砍低頻雜訊
( |8 p3 i6 {6 @4 t% M/ ^$ m: N                                 降低CP的電流
跟樓上大大結論一樣。

雷迪斯

雖然我不是做PLL的
但是多看看也好
又學到好多東西了

deltachen

最近接触PLL了，感觉到比较难，呵呵！努力中