急!!!! Verilog硬體描述語言設計移位運算子題目

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請問一下有人可以幫我解答這個題目嗎??非常感謝
) r. ]3 j8 ?  u以移位運算子設計一個除八的除法器及乘八的乘法器(利用控制輸入做成乘或除法的選擇)用資料處理模式及行為模型來完成。

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我只會用DATAFLOW寫單單除8右移 一起寫我寫不出來
module sh(a, out);
input [7:0] a;
output out;
wire out;
assign out=a>>4'b0011;

" R! y) P5 w6 d" jendmodule

masonchung

module sh(a,division,out);

input [7:0] a;
$ |6 r+ n! q2 [, C! Q: N; L* ninput division;
0 Y, W5 t3 {# Goutput [10:0] out;
8 V, n' i# _! n0 M% D: Preg [10:0] out;
wire [4:0] div_8_out;
6 O3 P- N& `1 Awire [10:0] mult_8_out ;

assign div_8_out = a>>4'b0011;
9 N4 Q3 d9 _  Vassign mult_8_out = a<<4'b0011;

always@(*)
begin
, Y) ?6 Z8 h  \: ?! vif(division)
. z0 f* w8 f- R1 e5 T. ~  begin
/ b1 X) H. H/ i9 v    out ={6'b0,div_8_out};
  end
# W8 z: t$ Q; O+ velse
  begin
; H- Z+ [& \# \# e* ^* ~5 K5 p) ^! n0 z    out =mult_8_out ;
  end
3 D( D4 ?7 |: e3 zend
. @2 q+ s  P: O( \. a8 T
endmodule

[ 本帖最後由 masonchung 於 2008-12-22 02:22 PM 編輯 ]

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原帖由 masonchung 於 2008-12-22 02:16 PM 發表
2 E/ L3 }- t) _% j8 w: vmodule sh(a,division,out);

input [7:0] a;
5 b; a- m- V& w6 m+ E0 U* {' t/ _$ ~input division;
output [10:0] out;
: T; v- J7 ?9 T5 U. m1 Rreg [10:0] out;
wire [4:0] div_8_out;
2 Z* r+ T3 M2 t+ |wire [10:0] mult_8_out ;

! @+ P; ]" ?/ n7 U' Zassign div_8_out = a>>4'b0011;
assign mult_8_out ...

  Z' ?5 V: P5 e4 V1 [( n' B& u. L
) \+ e/ h0 O) F& m$ @! p
請問這是DATAFLOW與behavioral一起寫的嗎??
  K+ x) H* X# r' f6 J還是兩種模式開寫的呢??
可不可以幫我分開
6 |) b( I7 V6 X7 Q$ k" NDATAFLOW寫一個 behavioral寫一個
真的很感謝你