請問圖中的M4,M5,M6,是做什麼用的？

hyseresis

請問各位大大
" L1 C+ [) J5 X( b  G1 _; O0 z1 X請問圖中的M4,M5,M6,是做什麼用的？
為什麼W=1U,L=20U,是為了提高阻值嗎？
這樣疊3個MOS有什麼作用ㄋ？

ukyo

這叫MOS串聯，
9 [1 t6 B$ ?2 s  F. l- qM4-M6可以看成是一顆
1 s8 l1 j8 J# O8 O* d1 vW=1u, L=60u的MOS
; \2 e# e$ e2 X0 {2 U- w2 @( ]' N. w7 d5 J
1 g! R5 o+ }! o) X  p這是為了把input threshold向上拉高

hyseresis

原帖由 hyseresis 於 2008-12-3 11:19 AM 發表
  r/ B! M5 X5 j請問各位大大
請問圖中的M4,M5,M6,是做什麼用的？
4 V8 D( V9 B! n( b. C為什麼W=1U,L=20U,是為了提高阻值嗎？
這樣疊3個MOS有什麼作用ㄋ？

$ |, z0 E: _1 B$ H# Q* P! v& ^
自己跑過模擬後就知道了
9 Q/ H8 S/ o- @, n7 Q" V% y) _原來功用是可以拉高threshold

caesarxl

明白∼
只是，这电路图没有画完吧？
怎么前面一个inverter没有输出？？？后一个没有输入？？？

semico_ljj

有没有注意到设计成3个串联的1/20,和一个1/60的NMOS有什么区别？考虑过麽？

Zuman

原帖由 semico_ljj 於 2008-12-9 09:54 PM 發表
有没有注意到设计成3个串联的1/20,和一个1/60的NMOS有什么区别？考虑过麽？

我觉得相对单个管子，这种并联的静态功耗比较小，因为电流比较小！

[ 本帖最後由 Zuman 於 2008-12-13 09:57 PM 編輯 ]

basil

有公式可知VGS=VT+sqrt(2*Id*L/(un*Cox*W))（假定工作饱和区）
三个相同的管子串联，沟道长度=3*L，这样就可以提高VGS电压，
9 s5 n3 N% {7 U6 V5 d! [0 Y增大管子开启电压。
至于为什不直接采用一个管子实现的原因，我想：一方面是固然有画版图的
因素，另一方面可以看到三个管子的VGS的电压是不一样，三个
0 J0 w' n; m  p  I) ~管子的导通的顺序是不同的，这样就是逐级开通，从M6到M5,再到M4，而采用
6 F( {2 @" j; G( N$ n) G单个管子就不能实现这个功能,大家可以仿真一下，两种转移曲线是不一样的。
9 t# K% B! l  k& E
: ?6 _: ^! p; Z4 k/ f, W[ 本帖最後由 basil 於 2008-12-13 11:47 PM 編輯 ]

fmgay

首先,三个mos管串联和一个管子是一样的,
: k& c& W7 a& i( G! p% @至于为什么要画成三个管子,我觉得是因为foundry给的model中有限制器件的栅宽小于等于20um,这个限制在分段式模型中仿真器就会报错,为了避免仿真器报错,通常将栅宽很长的器件分成几个器件串联的形式.

122013137

为什不直接采用一个管子

caesarxl

同问，为何不采用一个管子？？？？？？？？？？
3 |5 o7 S7 t! H$ f% i  b5 {! _% E}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}}

poseidonpid

fmgay 和 basil 這二位應該回答得很清楚了~
" I+ b* f2 v5 }$ G  u, T' Z. S* ~
- g' V/ k( G& S7 ]- E2 J上面的二位要不要想一下 或是跑個模擬就會比較清楚了吧??

renzhq

原帖由 basil 於 2008-12-13 11:43 PM 發表
/ g; m" ~9 x0 `3 R3 K# |有公式可知VGS=VT+sqrt(2*Id*L/(un*Cox*W))（假定工作饱和区）
0 b( b( A% S" N* K三个相同的管子串联，沟道长度=3*L，这样就可以提高VGS电压，
" e: K6 ~% ?9 j/ r3 g7 Q, ?; O- w增大管子开&#215 ...

那逐級導通 為了什么呢？有特殊的用途麼？

e2000

這樣做的意義在哪裡呢?能增加什麼嗎?阻抗嗎?這樣做輸出擺幅會掉吧?

finster

如果只用一個MOS的話,那Length要為60um,
. e! q8 ]  s/ A; O' e# Z( g. z若用3個MOS的話,那Length則可為20um
對於layout來說,因為你MOS的Length太長對於實際空間的擺放會造成其他元件擺放上不好放置的問題
故而,通常會把很長的一個MOS拆成數個MOS的畫法
除此之外,在SPICE Model中,通常會有Maxmim Length的限制,使用過長的Length並不是一個好習慣
因為那會使你MOS的元件特性會落在比較極端的區域,如此一來反而會衍生出不必要未知的變數出來