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我補充一下我個人的經驗% L x' ?6 q9 B% x( K! ]
HSPICE的模擬是採克希荷夫的節點方程式來作模擬,故而HSPICE的模擬是較接近實際元件特性1 r" q7 H! I/ G( ^
而Verilog-A是採語法模擬,它是將元件視為模組化,將一個小的子電路視為理想化的方式在做模擬
( V/ `, i9 m& h# D如D-FF,在Verilog-A則用簡單幾個字便可,不用考慮電壓變化,不用考慮noise問題,在Verilog-A中只有timing的參數,但HSPICE則需要考慮一個個元件,每個元件都會有不同的影響,在不同的電壓下會有不同的反應- d( E5 Z/ d0 L" Z5 m9 r
所以,在結合Verilog-A與HSPICE的模擬時,Verilog-A的子電路要儘量視為理想化電路,同時,Verilog-A的子電路要儘量不在閉迴路裡8 a9 T; h" R3 n3 h; f( R
因為,一旦Verilog-A的電路是在迴路裡的analog電路,那它所產生出來的timing,voltage與loading均不是實際,而這些差異在閉迴路電路模擬裡將會影響整個performance; ^" _0 `- r- `8 {, t) c/ n
在用全HSPICE模擬與結合HSPICE和Verilog-A的模擬電路中,兩者就會有所差異,在閉迴路電路的模擬情況中會更為明顯! Z* l) P f* R1 w% G ^( ~
在我們的作法裡,用全HSPICE的模擬會比用結合HSPICE和Verilog-A的模擬電路慢很多
, S7 F) ~8 {0 K Q; V而我們在系統整合模擬上,通常是將analog circuit寫成模組化,然後再寫成Verilog-A語法作整個系統的模擬 |
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