PLL 模擬問題

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1. 請問PLL的AC響應如何在Hspcie中模擬出來,還是說只能用Matlab模擬出來?
2. 請問PLL的Jitter如何模擬出來,還是只能自己ㄧ個ㄧ個檢查?
$ ~+ @& i) [5 O  H+ p. A麻煩大家的幫忙,感謝

finster

有兩種方式可以計算jitter
8 l5 `. A# u4 N8 I/ E1 O. j* ^+ B' A一是從你的VCO gain,再搭配Vc那點電壓在PLL lock住後所產生的ripple振幅大小來計算即可以粗步估算出jitter,理論為何自己推想一下應該就可以明白為何從這兩項即可粗算出jitter
  _2 ~5 A9 @" o7 ]3 r; i/ U另外一種方式即是在hspice中用.measure計算出每個週期的頻率,然後再把這些值帶入MATLAB中去計算jitter

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再請問一個問題.
3 c  E- m! `9 e. ]  YVCO輸出後經過一個DFF,duty cycle會變成50-50,
但實際上不會這麼理想,不過至少也有51-50以內.
如此ㄧ來即使VCO的控制電壓穩定了,
VCO的輸出還是會抖來抖去,那不就不準了.
, }2 s( k+ x& [) I請問各位前輩對這問題的見解,謝謝指教.

finster

這個不會是問題所在
: v; R+ Q$ X% ]  ~一般來說,D-FF的輸出duty cycle大概會在50 ~ 50.5左右吧,相差不會太大(個人觀察的結果)
0 }/ s5 P2 K0 H% e! v, G即便如此,PLL要比的是input divider後的rise edge和VCO除頻後的rise edge兩者的frequency and phase
9 W# I: k8 r" z' R( e/ ~因為我們都會是用同一種D-FF,所以,即使duty cycle有所變化,也會朝同一個方向作變化
0 @: @$ ?5 l/ Y4 v* ~1 ]5 \' H再者,因為兩者的path不同,所以先天上從input到PFD,和從VCO除頻後到PFD兩者的path delay time不同,故而會有一個phase差,這是一定會存在的,而這也是為什麼VCO的振盪頻率的phase和input總有一個phase差的緣故,如果在這兩條到PFD的path有noise coupling而導致rise time有所漂移,如此才會影響到PFD的判斷,進而影響到VCO的振盪頻率
不過,這些都還不是影響到VCO的jitter的主因,因為剛才所提都還只是digital signal,真正會較容易影響的VCO電路與Vc

bluecolin

jitter可以使用SCOPE的軟體去實際模擬
# M* |8 ?! j" `內部有可以看eyediagram的東西  用那個模擬就可以看了

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即使VCO的控制電壓穩定後,
. s, x! [7 u# j每ㄧcycle的VCO輸出頻率跟duty cycle也不對都一樣,以下我舉個例:
第一個cycle's duty cycle 50.5-50 頻率 48M
, z/ h$ \. M( c  c, F0 X4 D$ T5 p第二個cycle's duty cycle 50-50 頻率48.3M
. g; @$ Y" Y0 V+ m那eyediagram畫出來就有169ps左右的jitter.
3 ~; w  t+ b. s8 Z8 x9 Q1 l這樣的jitter要怎麼消除,還是說我的想法是錯的.
請各位給於指教 謝謝

hisanick

有個問題，現在的 hspice 可以模擬
PERJITTER
CTCJITTER
RMSJITTER
- }2 M) o1 k0 B! X; B0 fPHJITTER
TRJITTER
- S/ _7 n" Q8 |  B  w LTJITTER
應該不用去算每週期( 該怎麼算??? ) ， 然後再帶到 MATLAB 吧???
9 A7 z7 d1 a; c7 \+ b
2 R4 ?, Q: z9 h8 v* X4 }/ l如果還是得算  那要如何計算呢???  我又該如何 EXPORT 出資訊????