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[問題求助] 现代的高压ESD

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1#
發表於 2007-5-30 22:24:52 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
最近要用到现代的高压ESD,有谁可以提供一些参考吗?
; N$ E; \1 T3 m4 c, C因为现代那边没有提供高压的ESD rule,自己画的时候不太敢随便画,,& K; p% S6 A9 k
希望有经验的前辈能给点建议,大致的rule可以建议一下吗?
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2#
發表於 2007-5-31 08:22:21 | 只看該作者
可以請問一下你所指的高壓ESD 是幾KV阿
3 g' H; z) y  r+ e7 D/ G& y可以盡量寫清楚嗎...感謝
3#
 樓主| 發表於 2007-5-31 14:14:43 | 只看該作者

.........

我想先問一下阿,平常的工作電壓是20v,那對於ESD的畫法應該也會有差吧?. X& U" m( Y* V0 }7 j* _8 _: R5 `
我的高壓是指芯片平時工作時的電壓是20v,而ESD的承載電壓,) a' S8 O  J; _! y9 D
是HBM2KV,MM200v,
5 }. X; F( q! G; e* Y如果能給我一個答復,我感激涕零,
6 K: d7 T  e2 ~, w: c2 j5 ?但是不好意思,沒有米米的回報,因爲我的已經是負的了

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sjhor + 2 沒關西!!歡迎發問!!

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4#
發表於 2007-6-1 08:56:07 | 只看該作者
其實用普通的 CMOS ESD protection 就可以唷!!" n, A" e  u8 f
PMOS/NMOS 的 diode 就可以了! 10V/per 1um width 應該就可以約列算出你所需要的 size!!
- G) y+ o' O- `9 W1 T7 \再加上 VDD/GND 的 ESD Clamp circuit 應該就可以了!!
  c' I% b+ J  t( U. w1 J, g# H不過  大部分的人 PMOS/NMOS 的 size >=300Um,  以3KV來設計比較好唷!!
5#
 樓主| 發表於 2007-6-1 13:57:40 | 只看該作者

感謝

呵呵,謝謝版主同志,
4 Q5 S% w8 [* E4 ~& C, `不過不同的工藝,我是怕ESD的rule待會不滿足,7 V( g# I8 V; Q9 V
比如説D端contact到gate poly的距離大致怎麽來決定,# [2 W( `: p  b1 Z" p7 e
D端或者S端到guard ring 的距離我又大致可以設為多少呢?5 ]' C" J4 H6 i& ^$ T4 W
雙層guard ring之間的pitch又是多少,然後guard ring的diff的寬度要多少呢?
* |; O9 o  o& E版主同志,麻煩你再告訴我一下哦
6#
發表於 2007-6-7 18:29:08 | 只看該作者

回復 #5 amanda_2008 的帖子

請您先告知大家,您要下的fab是哪家,什麼製程(process),這樣才好回答您。& `* r  q4 @/ l4 T3 P- B
每家的參數數值都不太一樣。, u- Q' [4 K# s# o9 I1 y( t& D
+ }8 g( O2 \% W$ y) Y6 P
如果您手邊有該家fab的design rule manual, 裡頭應該會有ESD design rule。
7#
發表於 2007-8-1 21:18:44 | 只看該作者
一般代工廠都有ESD rules,只要照話就好了,或是請帶工廠提供也可以。  t% H- p+ j$ q/ O' a
5 j  B' O7 Q: E0 x2 X, }. o
source contact 照rules話就可以了,drain contact 一般約為source contact 3-5倍不等。
" {1 ?' \. r/ I: L8 g: j3 I  ^
- l7 Z# z$ U0 g7 Wpick up 與guard ring之diffusion約為4um,pitch 一般10-20 um 不等,以上為一般之經驗,詳細需參考foundary之 design ( a$ ^; h% ~6 u9 |+ G0 V4 T1 F
guide。
8#
 樓主| 發表於 2007-8-22 21:52:22 | 只看該作者

谢谢

谢谢大家的热心答复) P) \* R: k' I5 f9 ?2 G
嗬嗬,我在题目里有标说是现代的哦," m: G# J2 E" @; n6 |
其实有时候代工厂可能没有你现在要用工艺的esd rule,
) j7 b0 x0 J  h所以这个时候就只能凭经验来画了
9#
發表於 2007-12-11 19:54:31 | 只看該作者
多謝!
* A, @- U1 z0 g, j/ d謝謝版主了,又了解了新知識了呢!9 v! A, k8 X  b6 n& F2 Q) j
扫扫盲,呵呵。
10#
發表於 2008-10-23 09:35:29 | 只看該作者
原帖由 sjhor 於 2007-6-1 08:56 AM 發表 , w" b' }  [2 |% ^( Y" v4 a2 n
其實用普通的 CMOS ESD protection 就可以唷!!9 O4 F1 ?6 y3 M- T- Z
PMOS/NMOS 的 diode 就可以了! 10V/per 1um width 應該就可以約列算出你所需要的 size!!
0 t# Y+ c- ~" j再加上 VDD/GND 的 ESD Clamp circuit 應該就可以了!!% @7 {5 A5 R9 u) M! D8 `8 J9 \" c
不過  大部分的人 PM ...

; [' m5 [  R& o# Y/ e" q8 _
; _8 ?! Y; R) R- r. t"10V/per 1um width "有疑义,因为比如W=300um,L=0.5um与L=0.35um应该有很大差别吧!
11#
發表於 2008-10-23 12:23:46 | 只看該作者
如果是高壓的FDMOS,難度更高!因為這種device天生不利ESD.
12#
發表於 2009-8-5 19:50:29 | 只看該作者
原帖由 sjhor 於 2007-6-1 08:56 AM 發表
: Y, u& D+ O) R  T1 d$ S10V/per 1um width
, f; b6 h7 e1 K* O6 p& P

) q+ g' G+ P8 ?- ]' v6 }6 J' N这个值是怎么来的呢?
13#
發表於 2011-7-19 12:30:31 | 只看該作者
L為最小的通道長度,一般而言,通道長度愈小,靜電放電防護電晶體的耐受度愈小。增大通道長度可使靜電放電耐受度提高。但是必須同時增大防護電晶體的寬度。如此一來便會使佈局面積增大而使成本增加。
14#
發表於 2012-7-12 12:16:35 | 只看該作者
学习学习!!!!!!!
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