請問關於POWER MOS 的layout

sensing

如題, 請問各位LAYOUT達人, 在設計POWER MOS 的LAYOUT時

! N. ?& Z% H- G& P' C2 D- ^有沒有比較省面積又可以降低RDS的做法呢?有參考資料可以提供
7 }! \( k% |7 s
, }5 q8 v# B) T6 ?小弟研究一下嗎? thanks

小包

你可以參考"The ART of ANALOG LAYOUT"這本書的P413~416，裡面的詳細說明power mos layout和power line plan，可以參考看看哦~~~

CM168899

儘量共同Drain面積,這樣就以降低RDS.............................

sensing

請問CM168899,
) C' V, F" F, e9 c' u
0 v3 R- K1 t* w% F共用drain 會讓RDS變小的原理是甚麼原因呀?小弟不解,煩請解惑, thanks

小包

原帖由 sensing 於 2008-10-13 10:44 PM 發表
( @; ?0 |& H/ T* [0 Q( t) \7 L請問CM168899,

共用drain 會讓RDS變小的原理是甚麼原因呀?小弟不解,煩請解惑, thanks

; Z- E7 ^; q8 i* }! O8 D, F9 S
& ~- }! Z, b+ M& g* ehello!
共用drain主要的目地是要保護或隔離drain端訊號，因為一般會drain接output signal，source接gnd鐹vdd，利用source來隔離與外部(core的部分)訊號。
+ W$ i# h, Z8 VRds要小呢，主要考慮在POWER LINE的PLAN，你可以參考"The ART of ANALOG LAYOUT P413~416"，但實驗上的效果還是需要自已經過驗証，畢竟每家公司產品都不同，並不是所有的CASE都可以統一套用。
- X# `8 j2 p1 P6 C另外，你也可以參考別家公司的IC, 看他們在power mos方面是怎麼plan的。

sensing

可是從書上要降低RDS的方式無非是加大(W/L) ratio, 或是提高(VGS-VTH),
0 g, r( C! ?' j4 `
! w3 d) N4 R' g/ O8 m; X因此通常POWER MOS的面積都不會太小, 所以才有書上non-conventional的LAYOUT方式
( b, n. d9 E- ]! R1 R, F
目的也是提高單位面積內(W/L), 因此小弟不解POWER LINE的PLAN指的是METAL的拉線嗎?
* M9 _" m$ |: i- T
煩請高手替小弟解惑, thanks

小包

原帖由 sensing 於 2008-10-15 11:10 PM 發表
可是從書上要降低RDS的方式無非是加大(W/L) ratio, 或是提高(VGS-VTH),

因此通常POWER MOS的面積都不會太小, 所以才有書上non-conventional的LAYOUT方式
: Q( O# h" S' \7 x. W
/ ^7 Q3 D- i6 g; x目的也是提高單位面積內(W/L), 因此小弟不解POWER LINE ...

POWER LINE的PLAN指的是METAL的拉線嗎?
! k) J; E0 E" g  X! s→ 是的~ power line plan不佳，會響影RDS比較多，另外bond pad和bonding wire多寡也會有影響，一點點。
+ Q5 D* q) \/ x! [+ i但，影響多多或多少，可能需要多多實驗囉。

小包

而且，雖然「要降低RDS的方式無非是加大(W/L) ratio」，但你絕對有成本上的考量，不可能無限制的加大，所以應該想的是，如何在有限的面積內，能夠達到最小的RDS，所以sometimes會考慮用井型，或蛇型，或許能夠將單位面積內(W/L)提到最高，但同時還需考量esd的問題，因為將 單位面積內(W/L)提到最高，esd效果未必ok~
另外，降低rds的方法如上一帖所說的power line plan，正確來說應該是diff以上的metal plan（m1~mx），都會有影響。

sensing

恩, 小弟同意樓上小包兄的見解, 通常w/L並無法無限制加大, 雖然這是最有效降低RDS的ㄧ個方法

- t+ x3 c8 o0 C  s/ l其實, 所謂的"較低的RON"應該是在相同的LAYOUT面積下來比較才有意義, 也就是說在相同的面積下
  @. D0 U' v; i( o. ]5 n
. w  E% D$ Z3 s4 L2 [5 [% Y0 ]9 ~: U創造出更大的W/L比值, 當然各家方式不一, 只是您所說的metal line plan真是會造成無法降低
, m$ i8 k+ P/ ?6 N" O$ B" Y2 h2 s
4 Q' U5 K' d) C" m  m9 dRON的 bottle neck , 這點小弟是比較需要好好了解一下說, 通常metal 的走線應該也是儘量加大線寬

還是有其它方式, 小弟願聞其詳

小包

你可以從這個角度來想，power mos一定就是一種length，所以mos從drain到source的等效阻值是固定的，這是rds的基本值，那剩下多出來的阻值就是pad到mos contact的阻值，這就是我說的metal line plan的重點了，plan佳，會使pad到mos contact這一段路的阻值小，這樣去降低rds才有效~那要怎麼plan呢，其實可以試很多種方法，並且可以自行計算其中的等效阻值以找到最佳的方式，不過還是要經過實際驗証啦~我能說的就這麼多囉!!

ssss0404s

u can reference pattern of RT
I have apply a pattern for power mos strature

arichpanda

一直沒時間看the art of analog layout，太多了懶得看
' I  u$ i& [. ]# H$ c  A* p  N感謝大大的經驗分享，收穫良多....

milo_li

看来the art of analog layout 还是 必须好好去看看的啊！！！！！！！！！！！！！！！

CHIP321

PS：补充以下内容，以便防止有混淆的概念
# ~( `5 R, {) M1 Z: a9 w) c
  C3 d: e. @: }) k1，决定POWER MOS性能的因素很多而不仅仅是RDS
2，TOP Metal 的 power line plan基本不会影响到RDS(不考虑METAL RES情况)，而是指较合理的power line plan会省出额外的空间来增加W/L，从而降低整体MOS RDS
: K* U6 R" ?: N$ D# k2 M* S! @+ F3，S/D合并不能降低RDS，相反就合并的管子本身来说，反而会增大RDS(S/D 与金属接触面积减小)，这一点在差分管匹配的时候影响尤其巨大。这样的优势是，降低S/D面积，也就降低了D端电容，同时也省出额外空间，可用于增大W/L,从而降低Ron。
0 U$ {, E5 R8 r+ m$ Z( a1 g+ l9 g4，另外，出于ESD的考虑，有时候我们需要增大D端电阻，因为反偏结受冲击损坏几率较高，大的RD用于缓冲能量.所以这样的POWER MOS D 端更类似于ESD管，接触孔较 POLY远，RD增大，但是通常这种影响相对与沟道电阻而言，是为不足道的。
7 n) {- t  m) b* B5 M5，Hastings的那本版图艺术非常不错，但是他的策略更适合于老工艺，可以参考他的思路，结合我们的设计，自己创新出合理，可靠，紧凑布局，也可以参考下其他大厂的做法，一定会有收获。
) _7 }' M; P+ S( G0 |8 V  ?
祝好运，如有误请提醒更正。：）

[ 本帖最後由 CHIP321 於 2009-11-2 10:49 PM 編輯 ]

小包

「power line plan基本不会影响到RDS」→我並不同意哦~~事實上我們實驗出來是有差別的，而且有時後因為成本的考量，並沒有辦法選擇多層METAL或是材料較好的METAL使用，power line plan是很重要的。

pph_cq

赞成15#，power line plan非常重要，不同的布线对RDS的影响post simulation就可以看得出。另外power mos通常都比较大，所以power line分布均匀也很重要，到各个mos的路径尽量差不多，否则电流会不均匀。

iamman307

the art of analog layout 真的感覺需要看一下