crystal oscillator不起振~

camilla

各位前輩~
$ G: n1 H, M2 V+ {0 [* c
3 X" p, v2 j0 A1 w8 b  w9 G我現在正在研究crystal osc.我有在論壇裡看到這方面的討論...
. i# e8 s$ ?! ~( Fhttp://www.chip123.com.tw/phpBB/ ... 8412&sid=g0bJll

5 B* q# e# d* N! E其中finster版主建議說加入這個模擬條件  VDD VDD 0 PWL(0 0, 500US 3.3V)
$ c9 R* ]. V7 ~. J4 i2 d: V) [$ k
但很奇怪的是,我加入這個條件後竟然不能振了,但若是VDD VDD 0 3.3V卻可以振,
* j, R$ A; Z7 G2 m0 d5 E- A( K1 [
是什原因呢?
4 w/ m- ]/ I6 n5 `: K" [2 T
: H6 P# d7 r/ y/ n另外finster版主題到的low current crystal oscillator...請問有bias voltage control相關的資料可以參考嗎?
(因我加完i/o pad後的電流竟然幾mA阿~)
! r4 v' [# \; d5 {0 e2 B
請各位前輩知道的話能給一些意見嗎?謝謝
9 h% R: l! ~+ j- }2 R" k5 b
! b! L7 c  f7 f6 h- Y3 A對了...我crystal osc frequency = 13MHz , vdd=3.3v

finster

我當初在作crystal oscillator模擬時,會加這個power ramp的方式
   VDD VDD 0 PWL(0 0, 500US 3.3V)
; s  i- s( H2 y/ ^5 z% V" Z7 S. U這是模擬電源電壓是從0V開始往上昇,在一定的時間內會達到穩定值,而會在多少的時間內達到穩定值就看PCB版子上的電源電壓多快能夠達到穩定,而這是比較接近真實情況的模擬,因為所有的電路皆不是一開始就是vdd
0 N: }0 |6 E- {0 L9 V如果,你所設計的電路無法接受power ramp的電源電壓方式,那表示你的電路在power ramp過程中有遇到無法收斂的點,以致於電路會無法起振,解決之道有幾種方式可以試試看,一是加initial電壓,二是在電路中加負載電容試試看,至於要加多少,這點要看你的電路來決定,三是試著改變ring oscillator的size大小
; Q" `$ {6 C0 C7 h  k( p4 Z
你的crystal oscillator電路有需要作到low power嗎(total current <= 10uA以下)??
- P  M. E5 q4 D如果沒有,那就不需要bias voltage control
/ H; f$ d4 c8 B3 `; j, T  Y" C/ g
3.3V @ 13MHz的crystal oscillator,我已經很久沒作這方面的電路了,對於它的current會有多少已經不太有概念了,如果你想知道為何它的電流會這麼大,建議你看一下crystal oscillator兩端的電壓波形,再來觀看接在crystal oscillator的那個buffer(inverter)以及接進去的第一個反相器的電流,如此一來,你應該就可以看出為何電流會那麼大,同時也應該可以想到要怎麼修改size

camilla

謝謝finster版主~
2 `/ o# U5 ^3 C+ I  o
3 R" u6 h& W  i我加了初始電壓進去後就可以了~
+ A3 b3 e; `  i' e6 U' D
我有看了一下你建議的那幾個電流...在inv的電流大概是2.多mA,

我也針對這個方向下去修正~也有變小了~

另外我還有一些疑問,就是crystal oscillator除了消耗功率外尚需考慮什麼條件呢?

我教授給的spec只有vdd=3.3v i<1mA Freq=13MHz 那我還要再另外考慮什麼嗎?

# y2 o, l' I6 \(不可能那麼簡單吧?)
  @+ [! y2 U: C' P9 F) G8 N$ x
! y* K2 Y$ F7 ~8 y4 D' c麻煩各位前輩了~謝謝

finster

一般crystal oscillator的電路設計,最重要的是當電源電壓一開起來之後就要能夠起振,經過多久之後振盪頻率要能夠穩定,整個振盪電路的電流消耗有多少,振盪頻率的jitter或者頻率穩定度為何(這項通常是針對R-C oscillator,對於crystal oscillator則較少有人在留意),整個area有多大
" Q4 [- }; i% e( E這幾點是crystal oscillator circuit在設計初期會留意的幾項
$ v  g( O' ^2 f6 r% ]5 L( {; ~4 i( u其中第一項和第二項是首要的,其他的就都還好,反正,只要有起振,大概就完成了80%

另外一提的是,有些crystal oscillator會作low power crystal oscillator,整個振盪電路的電流消耗要小於10uA或者小於1uA以下的規格,這種電路很難作,而且也要很小心,而這種電路和前面所提的設計難度大概差了至少三倍以上吧

camilla

謝謝finster版主~讓我獲益良多

camilla

不好意思~finster版主~

8 E, K4 r3 ?6 S) g/ b* k. T- ?6 H因為我現在想在不使用這個crystal時能把他disable(因inverter會有dc path),所以把inverter改成一個tri-state inverting buffer,但在disable時不是輸出應該要為零嗎?
. K! |7 n5 z( T; v8 u! M但為什麼卻慢慢衰減到1.5v左右?這是正常的嗎?
2 r& X5 u6 L+ D" l; a$ r
再次麻煩各位了~謝謝

camilla

對不起~忘記附圖了~

不好意思~finster版主~
5 j- x! ~9 V: v. l1 G7 C
: ?+ V0 G# |* q* m3 x因為我現在想在不使用這個crystal時能把他disable(因inverter會有dc path),
所以把inverter改成一個tri-state inverting buffer,
, S8 j+ B* t8 g但在disable時不是輸出應該要為零嗎?
但為什麼卻慢慢衰減到1.5v左右?這是正常的嗎?

再次麻煩各位前輩了~謝謝

poseidonpid

tri-state inverting buffer,在disable時輸出應該是Floating(High Z，高阻抗)
  L- `" q- D9 j" T/ H所以你應該用power down switch來做喔~~~

camilla

poseidonpid你好~

/ d6 N1 a' a; ]& m5 D# D8 E4 i請問有範例可參考嗎?因為我不清楚你講的意思~那TRI-STATE BUFFER在DISABLE時是Floating(High Z),那輸出應該是什呢?
9 T. b7 D% `5 T# L/ ]8 l& }  ~3 t
1 M8 S9 m2 U9 q* S/ l8 l麻煩各位前輩再次指教了~謝謝~

finster

一般來說,我們不會用inverter作為crystal oscillator的放大器
而是用NAND作為取代inverter
, L! h5 u2 S" B/ ?! H原因乃是NAND的另外一腳可以作為enable pin的control

0 B: a& F9 @6 f再來,crystal oscillator不建議你用tri-state inverter buffer
' r1 u5 l& H4 r原因是在disable情況下,output為folating,或者有人稱之為Hi-Z,此時為任何電壓準位
% ]# ?! w7 I* \8 L# N& q這對接在後面的電路而言,反而會造成極大的leaking current
/ N1 Q1 ^  d  e# p  R! ^而這,是絕對要避免的情況

6 {( f8 f8 p4 w" b最後,你所提到的dc path
2 n2 C( w- U4 T) W6 D- A我不知道你在inverter的電路下所作的disable是怎樣子的一個電路
一般,要作disable的動作,我們不會用inverter來作,而是利用NAND或者NOR來實現
: n' e9 K8 |: [: {若真要用inverter來作disable,那會在input端前面加一個transmission gate和一個對vdd的PMOS或者對ground的NMOS,如此便可達到你要的功能,只是,與其要這麼複雜,還不如直接採用NAND即可達到要求,既簡單又方便

camilla

謝謝finster版主~
7 |1 s/ W4 \- M! P2 |
我了解了~我目前是兩個方法都試看看(加"nand" or "transmission gate & power down")...謝謝版主的指點~

camilla

各位前輩~
  v2 X, Z# v4 ~5 S/ Q+ f
我之前模擬crystal osc後,教授看了說我的作法是沒錯但想法錯了~

1 u4 M+ M$ r4 {" M因為我這個crystal osc是要藏在學長的ic裡...要用他其中一個i/o pad來實驗...

所以在不使用這個crystal時,能完全不影響到這個i/o pad所連接的cell(學長的i/o pad有另外用途~)

但我還是不太懂我教授的意思...且我的schmitt在disable時輸出是要為0...

我實在不清楚我教授的意思...在原本的設計裡不是disable時就是把這個crystal都關掉了嗎?

5 _! K8 s& @: }$ L* H為什一定要使用一個tri-state buffer來代替inverter呢?一定輸出要為floating呢?

: y. `! P7 ^; Q0 @& L" a+ S) J請各位前輩指點一下~非常謝謝~

camilla

各位前輩~
9 E: p' F  ^7 x6 e4 C
我剛剛想到,因為我是接到i/o pad,所以不希望在disable時,crystal會造成電路消耗而影響到真正接到此i/o pad的電路功能...

3 n+ P% c) l- Q% c所以我教授才希望crystal disable時是floating...但又如finster版主所講,在high-z會有leakage current的影響...
- l' y) P/ z  t0 g- g( Y5 ?$ t8 r! p
那有什方法可以避免這個問題呢?或有什方法可以能有同樣功能(disable 是floating)但卻沒有此問題呢?

7 \9 N7 n; K8 ?+ t% h# B麻煩各位前輩了~幫幫忙(因為我月底要搭學長的順風車,藏在裡面下線,所以拜託各位前輩了)謝謝~

finster

方法有很多種
9 V: r5 k6 g& _; Q0 P" M( |附圖是示意圖,實際控制信號自己加上去吧

我前面提到floating 會造成後面一級會有leakage current的問題,一般都是利用傳輸閘來解決此一問題
方式就如附圖所示

camilla

不好意思~謝謝finster版主的耐心指教~

3 v: y6 o8 E0 j我現在改成如finster的建議~不過我對在disable時的輸出不太確定是否正確~
! M$ w1 Q/ y3 ^4 k$ A# j. j
如附件~是因為floation的關係所以他會慢慢衰減到一個偏壓嗎?而不會是0或vdd....?
: M6 a. p3 J1 G( p; n) b
6 s7 V. ]% z+ E再次麻煩各位前輩了~非常謝謝~

finster

不確定你是指那一個節點的電壓
% @2 V) d( y6 k1 X! Y  v( M若依照我上面所繪的草圖,在一段時間後應該會降到0V

不過,你的模擬圖卻沒有
我猜,可能是因為在模擬crystal oscillator時,在crystal oscillator兩端要掛一個串接電阻
3 ]% r, `; d: H$ g, q+ Z5 A故而在進入到disable時,原本要降到0V的電壓會因為這個電阻的緣故而變成到0V ~ VDD之間的電位,此時,在crystal oscillator兩端既不是Hi-Z,也不是在0V或者VDD
- E0 g! y) h8 J  [8 j6 ]! m你的模擬圖應該是正確的情況
$ Z7 v6 p$ w% Q" l1 g7 j若想要證實,將串接在crystal oscillator兩端的電阻在串接一個傳輸閘,在進入disable情況時,將這條path打開,如此一來,在I/O PAD應該會看到0v的電位

camilla

不好意思~一直麻煩finster版主~
0 i  |/ C4 c7 X$ c4 M
4 X. e& P( k& }$ I! o9 _" O我的電路是如圖,我的輸出是指在INV改成你建議的電路多加一個TG後的輸出那點~
6 t/ N7 K5 o9 s: q/ H
1 [6 T7 U: Q+ E3 g, h6 w5 s你講的是回授電阻嗎?但我已經把他用一個tg來代替了,所以disable時這個path是打開的~
* N( h: m! t4 S% j* \
( _% j# j5 W8 T還是你講的"串接電阻"不是只回授這個電阻?
3 |7 N+ z1 ?$ g# ~& M; O. _* E
- l8 ^: W) ~8 ^( K$ j8 a假如我輸出不是0 OR VDD會有影響嗎?

3 z9 Y/ \$ M1 i' c( o這個偏壓有可能是我的回授電阻(tg)所造成的的嗎?(在en和enb要通不通的情況下一直有一個偏壓存在?)

5 o" N+ c+ b% N' p. |不好意思再麻煩各位前輩了~非常謝謝~

camilla

我又忘記附上電路了~對不起
* z* j( o5 }" M# h
不好意思~一直麻煩finster版主~

- b  T6 q7 j  t1 A$ R我的電路是如圖,我的輸出是指在INV改成你建議的電路多加一個TG後的輸出那點~
" D  l/ e8 W) c2 _% M( }# q* ]
( F% m  r0 [9 k! i6 |你講的是回授電阻嗎?但我已經把他用一個tg來代替了,所以disable時這個path是打開的~
6 T& q6 P9 Q: i% b3 Z) ^9 x
還是你講的"串接電阻"不是只回授這個電阻?

) ~2 D" ]& @8 E1 p- q假如我輸出不是0 OR VDD會有影響嗎?
! U8 g: E+ S: g+ G, ^
這個偏壓有可能是我的回授電阻(tg)所造成的的嗎?(在en和enb要通不通的情況下一直有一個偏壓存在?)

" G: I, c$ C' J! l不好意思再麻煩各位前輩了~非常謝謝~

finster

這是我依照你的電路圖所畫的動作圖
' `5 H! ?- k+ _& W/ X/ ^在disable的情況下C1的電容上會有電壓,因為在disable下,電容沒有path可作放電,所以原本在C1上的波形該為振盪的正弦波應該會變成一個介於vdd到ground的一個電壓存在,波形該為你前面所貼的Vout才對
( S% c( T! @7 v6 P5 I8 U至於C2,因為反相器的輸入級被接到ground,故而在反相器的輸出應該為vdd,而非介於vdd和ground的任一個電壓,所以,若你的輸出電壓介於vdd到ground的一個電壓,這點倒是很奇怪,除非你的反相器的拉力不足以讓C2的電壓在disable的情況下被充電到vdd
0 j3 v. l% k# u' ^7 A, t若以你目前貼的電路圖來看,在disable下是不會有問題,但,要留意是其他電路接到C1的節點,因為C1在disable下是floating,所以任何電壓皆有可能,那對接到這點的電路而言就有可能會造成leakage current的產生,除非,你在disable的情況下,C1那一節點會有另外的輸入電壓來控制,那就不會產生問題
6 v9 ^4 }0 {2 n( T
5 K$ N8 q# H4 w+ \+ r, @至於C2,通常是接到buffer的輸入電壓點,在disable情況下,一般都會建議要為vdd或者ground,不會在disable下所接到的那個buffer會有leakage current的產生,而這是要避免的情況

如果你學長的電路在disable情況下要用到C1和C2兩個I/O PAD,那你C2的電壓在disable情況下就不能被拉到vdd,不然會有問題,這點你需跟你老闆確認一下,若有需用到C2那個I/O PAD,那在反相器的輸出級就必需接一個傳輸閘來隔開在disable情況下C2的連接
5 r4 W% e. N( W
( u* [" J" u  F- ]2 \3 E' y$ Q最後,你上面所貼的圖為Vout的波形??
這點讓我覺得很奇怪,若照電路圖的行為來看,Vout在disable下該為VDD,而非介於vdd到ground的作一點電壓,你需再次確認一下傳輸閘的電壓有無錯誤,不然這樣子的波形是無法和你的電路圖作相呼應與解釋,而通常在這種問題下,要不就是遺漏掉什麼,不然就還有其他元件影響到C2的電壓,以致於C2沒有被拉到vdd,

[ 本帖最後由 finster 於 2008-10-10 08:47 AM 編輯 ]

camilla

謝謝finster版主的詳細解釋~
- {/ q& |) D$ M6 l" Y# V
我學長電路在disable時是需要用到c1和c2兩個i/o pad的...而我現在最主要問題是...

在反相器輸出沒加傳輸閘時,我的輸出在disable時是可以拉到vdd的...
9 k1 O* I# S# ]! ]6 |
7 ]( ~# ~% C. G, C/ B; B7 |9 W但在反相器的輸出我有加一個傳輸閘來隔開在disable情況下對c2得連接,但此時的輸出應該是要如何呢?
& h" g& y# j% X# M5 ~  f1 G' j
- ~% M6 T3 z3 o) s  m: o, \' X不是應該維持在vdd嗎?但卻是如圖所示的結果!!
, V) y; k6 N' f- [* i2 R8 j4 g
: y- ~' O$ Q. r( v是在加入這個用來隔開c2連接的這個傳輸閘後才會有如此的結果發生,是我的傳輸閘的設計有問題嗎?
" I( y& `' \$ _* G
一般像用來當成disable的傳輸閘有和限制呢或設計條件呢?因為我是懷疑是加了反相器輸出後的傳輸閘的關係...

但又不知道這個傳輸閘除了作disable用的開關外有什限制?
" z$ _9 A/ L! S
! l2 I$ M8 R7 p4 h7 G/ }* v/ M請各位前輩和finster版主在幫幫忙~非常感謝~