有關Layout的問題

lzx

小弟因為電路設計圖上每個NMOS的substrate
0 x; q# a" \* h不是連接同一端點,Layout要如何畫
是要在每個NMOS上畫P-WELL將NMOS隔開嗎?

sw5722

一般來說,我們只用到n-well這層,n-well圈起來後,內部是n-well
, g" v1 p% W! ?6 W' m外部就是p-well,而nmos通常都在p-well內.
* i& g2 D7 ^8 g# ]你說的不知道是不是native device,如果是ｔｓｍｃ我記得還要
' c! k/ l# L& D& `0 h9 k加ｎｔｎ這層,詳細情形可參考lvs的command file,表頭會有一
/ p1 I. q* I, O2 `些特殊元件的描述,告訴你該加什麼.或是design rule pdk去參考.

becky

基本上要先知道您所使用製程,
不同的製程所能提供的元件也不同,
比較基本的製程會是共底的,
# g2 k* R0 i/ H$ c5 f, s也就是NMOS的substrate必須接同電位.

skeepy

看一下design rule有沒iso nmos，有的話就照著畫囉。

motofatfat

看你ㄉ 製程
( ~- e0 s  F' m; i3 W8 FPMOS ㄉ body 在 NWELL 中
' ]' ~& [, B+ U. q2 O6 Hn+ diff
7 }& o! b. k" S1 N6 N
* P+ S: I& b9 a0 a7 PNMOS ㄉ body 在 PWELL 中
8 Z0 j7 J3 d, t: {# Fp+ diff

/ K, m: u; T. y$ q: r如果每各NMOS ㄉ body 都分開
) P5 ?: w3 N% z( ?2 @* B9 F那代表 PWELL 都要分開

CHIP321

其實這個問題會比較痲煩,尤其是你有VSS,GND,AGND什么多個不同地電位接到SUB上的時候,雖然實際上,由于工藝限製,他們最終總會連接到一起,但是出于信號雜訊隔離等等目的,LVS和LAYOUT上還是要求區分開來.
* }# e) g, Y  u$ i  Q  a5 w: E
用NWELL圈起來恐怕不行,如果妳是環狀的,SUB在WELL下還是連接到一起的,依然會提示SOFT CONNECT,SHORT錯誤,不過這樣做對隔離雜訊是有益的..如果妳是整個覆蓋一層NWELL,那你就沒辦法做NMOS了(指的是常見的PSUB MOS製程)...
7 N' O: k1 z+ A. |: |4 p8 x3 i; @8 L在臺電的製程下,lvs command文件中,好像定義了一個類似PSUB2這樣的層,用于專門針對不同ground to sub情況下來在邏輯上分割psub區域.如果是TSMC的,那可以用這個層來把MOS圈起來,就沒問題了.
. Q# N2 j3 ^$ g8 I8 ]: m* Q! M% z
如果你是其他Fab的製程,可能就比較痲煩了,可以請FAB支持人員提供多Ground的lvs文件,如果不能獲得支持的話,可以自己脩改lvs COMMAND文件,只需要做一個將普通PSUB分離出來的DUMMY layer 就可以了,calibre應按沒有什么問題,如果你用的是dracula的話,要註意的是要修改下connect的definition.你可以把sub 和sub2看作2个没有连接关系的sub来修改,也可以做一个虚拟的,类似与NTAP的層,把sub放在NTAP(sub2)中,我比较倾向于后面的方法,因为感觉这样修改的内容比较少,而通常的lvs文件都是從PSUB,NWELL开始定义层次逻辑的,所以前者要变动的较多.其他的方法還没有尝试过.

这个只是我的理解,可能有误,只做參靠.

GOOD LUCK ! SINCERELY

shmiyi

要問RD有幾種電位
假如確定IC只吃ㄧ組電位 (VDD&GND)
% u# g: W8 ^; n  H% `那就可以專心研究製程的P-WELL畫法
' o5 A! A+ Y  K- H6 o特殊元件有特殊的畫法要看DESIGN RULE
都不確定用問的 經理或LEADER
不要死稱裝會

terriours

你们能用deep N well吗？只有PWELL吗？电路不能改吗 ？这样画会很浪费面积，可以和designer沟通一下。