LVS的錯誤訊息要怎麼了解

uurtu666

請問各位前輩,有沒有電子檔是針對LVS這部份來做說明的,我找了很久都找不到

crystal_blue

要解LVS的ERROR其實有不少小技巧，例如在連接線上打PIN NAME讓強制偵錯軟體去認到
這條線路，在LAYOUT上我們稱之為"硬對"，此外也有故意造成線路開路，一段一段的去分解
線路，然後找出線路SHORT的地方，但不論技巧多麼的純熟最終還是回到一個原點，就是看
熟你的電路，也唯有LAYOUT時小心，也可能減少DRC & LVS的錯誤。

: `! {8 n4 k; i# f, }( Z9 \( R此外要注意一點，CMOS是一個四端點的元件，任何一個端點接錯都會造成DEVICE認不到
8 {1 C$ c) R7 t. t所以不論是從REPORT上還是用CALIBRE的線上偵錯方式，都必須了解這個關鍵，其它的
. p; [! E6 @; w: A. \  K# _4 l就是對於電路的熟悉了。
8 M1 N) B: a, s4 j! v- l* Y3 ]
以上是個人的經驗~希望對您有幫助!

hyf050

解LVS:
8 s2 q% P5 O5 @$ u; Y1. 若有short發生要先解
2.pin name 和 pwr/gnd pin 是否都對上, device type 是否一致(layout 和 spice)
3.可由report INFORMATION 看出一些蛛絲馬跡,例如layout p,n mos 比 spice 比對出來多,
- O7 a+ M2 D4 B  i   而 inv ...反而變少,有可能是你p,n mos 沒接到vdd 和 gnd .

有時LVS comfile  option 設定也會影響run 出的結果喔,像是:
/ n5 Z) W3 I+ `( ^# ]9 ?$ c8 }LVS RECONGNIZE GATE ALL (若設定為ALL,則不會check nand,nor ...2個以上input gate 的順序)
. N% m! v5 x# ?  f3 H
LAYOUT CASE NO
SOURCE CASE NO  可設定layout 和 spice  cell name 大小寫 是否要一致

希望有助於你解LVS

vjc5

個人認為是經驗吧, 多做幾次就可以
你用的是calibre嗎?
' _# n+ m& M/ |) l+ r+ `1 c( k如果是的話, 可以點選錯誤的資訊 很容易就可以除錯了

edengod

1.你沒說是什麼 tool
2.你沒給LVS的錯誤訊息   沒人知道你遇到什麼問題
" E+ e9 I: x1 r8 Q, `( e+ ]也就沒人能跟你說了
3.你只是要問一般 LVS的錯誤訊息 的涵義  
+ N3 ~6 I8 C- n* g看你tool 的書都有解釋

ynru12

多找個幾次就會了
其實錯來錯去，你會發現到錯誤的原因都是跑不出那幾個方向的!!!

st80069

喔喔喔~~好不容易發現一篇我可以稍稍沾點邊回帖XDD，
  I: o' Y3 A6 c3 A* u4 j剛好學校有提供化LAYOUT的專題可以學習，
照上學期修課經驗，還真的就是大大們所講的經驗決定一切XD
而我常錯的地方，就是schematic內輸入相對應位置跟LAYOUT不同而錯，
例如NAND2內的mos輸入變成簡圖後依序是a,b，結果在LAYOU上由於邏輯上順序調換也不影響function，把原本在schematic裡是輸入A→a，輸入B→b，在LAYOUT裡卻是A→b,B→a，這樣，就算你的LAYOUT function依舊正確，但還是會不給過哩~~
抱歉，用大學的經驗來回答問題，真是有點在各位關二哥面前耍大刀的感覺....XDD

karenchen

上面幾各樓主說的都沒錯我也認為姊LVS都是需要經驗，當你LAYOUT畫久了自己也都猜的出來市哪裡部隊，現在大多業界都使用CALIBRE就可以點選錯誤的地方，不過我個人是覺得先看看你吃進去的檔案對部隊，然後在看說有哪幾科MOS沒有認到先去解決MOS沒有任到的問題，之後的錯誤就很好找了，就只需要對照電路看看哪幾條線部隊在去追蹤，不然就用幾條線強迫他OPEN在打TEXT強迫他任這條線就可以猜到了

oligxoi

請問大大們阿
要跑lvs時
產生.sp檔一直發生錯誤
' g3 U5 s1 ^) x( |) E% m  f3 Q沒辦法成功
請問是甚麼問題阿

小緯仔

會不會是top cell name的問題呀
& x/ @5 h$ p7 C) z* V4 J
# b% z& b+ b  n# l/ R5 b在跑LVS的時候，會要求給sp檔的路徑和名稱

. w' h$ ~. F. t8 m4 U# P; c- i8 T名稱那邊使用top cell name的檔名試試看

jkchien

LVS電子檔
) F9 u% m/ s' @6 Y1 t8 Q建議你參考你所用的驗證工具本身的user guide
裡面會把驗證的演算法做說明
7 Z) Y# C3 h! [7 z  B
- L, ~7 O/ R  d9 ^  JLVS的確是經驗累積才會有心得
2005年在Cadence研討會上，我分享我的LVS除錯心得
7 N' k- a; ~: K( \2 k* G. e也在基礎課程中教導
& ?) Y, P7 D$ O% e  ?0 |LVS ( Layout Versus Schematic)：比對佈局圖內所有的元件之數量、尺寸、數值大小和極性以及連接線是否和電路圖一致。
在此分享給大家

% o5 ~0 x( g- E' @) v% M* L8 n口訣
# m2 x. G# O6 e9 ~. k1 i3 sㄧ對多→斷路
& G' I( x8 h/ k2 T1 ?  y多對一→短路
多對多→混合型短斷路
' c& j8 R# h. s% N. W' _要搭配report file，就可以輕易又準確的判斷是錯在哪

uurtu666

一對多是指什麼一什麼多?可以請大大再說清楚一點麻,謝謝

0jason0

口訣
ㄧ對多→斷路
多對一→短路
多對多→混合型短斷路
要搭配report file，就可以輕易又準確的判斷是錯在哪
+ C) [8 T/ F! I& f9 _( L+ {感覺這好熟悉阿

amanda_2008

也很期待关于口诀的解释

ryan1

請問這個report要怎麼解釋才對.請高手解答.左邊是layout 右邊是netlist

" I: x+ o/ z  A, L( R; E 84(66.150,9.560)  MN(nch_5_esd)                           MI81  MN(nch_5)
+ `0 }9 Z/ k' _/ E/ o, s% S/ e         S: DGND(0.240,5.040)                                      s: DGND
         B: DGND(0.240,5.040)                                      b: DGND
; F7 ^  }+ v. i         G: 75(67.510,8.620)                                       ** no similar net **
1 I. Y1 a3 e: @) t* b2 b. V4 g" P; @         D: DGND(0.240,5.040)                                      ** DGND **
8 S, R: b& b  T* i" G/ b         ** IOENB(39.885,42.410) **                                g: IOENB
         ** no similar net **                                             d: N_20

君婷

你是用cadence tools的嗎?
. t+ F. A* _6 D5 F' Q是的話，恭喜你 從lvs的錯誤訊息中，我記得上面的數值還是文字 你用滑鼠點二下，然後你的layout圖有問題的那一層就會反白辣= =
4 f3 @! S4 I4 R這是我學長與我說的，我之前才問說 即然設計了除錯訊息，那為何不將那相關有問題的階層給反白 就是學 tanner一樣 讓你直接看到是那一塊有問題!
學長才終於肯告訴我
還有drc有錯誤的話，從錯誤訊息的文字中 ，還是裡面的圖案點2下也會出現錯誤的區塊在那一邊辣= =
真的要憑經驗找，對新人來說你要找到何時辣= =

- D, M. P# `/ b, s5 q4 m8 _錯誤訊息中 好像有個綠色的小圖案 可用滑鼠點2下看看喔!

君婷

就是在錯誤訊息視窗裡 左右都有顯示什麼點有問題，如左邊顯示有2點開路，右邊顯示只有1點  ，此layout與schematic不符。
那這左右2邊所顯示的錯誤訊息中 ，記得有符號你去點2下 後再去看layout圖，其圖中有問題的階層他的周圍邊框會變反白，這樣你就很好除錯囉!
3 W! b, |8 P4 p. E  c0 U6 U尤其是drc更好除錯，除錯速度能更快，因為你都已知drc的錯誤訊息知道那裡違反了rule，只是要查那塊 階層在那裡，所以點2下 讓那塊階層邊框反白 就很快找到，知道怎修改。
而lvs還須思考與schematic那裡有不符了...

3 U+ e: Y) G( A9 g[ 本帖最後由 君婷 於 2008-5-12 11:39 PM 編輯 ]

correct

真的是經驗啦!!!
多看~~久了以後你的敏感度就會出來了!!
裡面一些英文的關鍵字也要了解

shmiyi

請問這個report要怎麼解釋才對.請高手解答.左邊是layout 右邊是netlist
! O7 n0 h4 \7 J, f
! U6 ]) Z# X! n% |1 c) p: C84(66.150,9.560)  MN(nch_5_esd)                           MI81  MN(nch_5)
3 s/ o+ A! ?3 m0 z' I) k" `2 S; i8 G         S: DGND(0.240,5.040)                                      s: DGND
) u% B" F2 y( K. S9 ^1 e         B: DGND(0.240,5.040)                                      b: DGND
         G: 75(67.510,8.620)                                       ** no similar net **
; @7 t. d4 A5 y1 j9 O6 m         D: DGND(0.240,5.040)                                      ** DGND **
         ** IOENB(39.885,42.410) **                                g: IOENB
- \3 e' Y& R! v, s         ** no similar net **                                      d: N_20
-------------------------------------------------------------------------------------------
你的ESD-NMOS GATE端接去火星了
               DRAIN端你接到DGND了
要看懂REPORT比會點TOOL的亮點還重要
! ]  t( i* P1 I9 o7 r( N/ i老師在講你沒在聽

arthur03226

84(66.150,9.560)  MN(nch_5_esd)                           MI81  MN(nch_5)
7 h1 Q3 I  C$ i9 ^: w+ p' @         S: DGND(0.240,5.040)                                      s: DGND
! V; s$ j7 J: V9 Y         B: DGND(0.240,5.040)                                      b: DGND         
         G: 75(67.510,8.620)                                       ** no similar net **
$ n) c- e) `# y! E% n) R7 H: T         D: DGND(0.240,5.040)                                      ** DGND **
7 i' Z' B7 v9 Q0 z  }: \$ W         ** IOENB(39.885,42.410) **                                g: IOENB
! F3 V* {! ?/ x# |4 y: v         ** no similar net **                                      d: N_20

0 T; O$ i3 M  u4 U3 z% [8 ]
1.source  & body 有對上
/ r  M8 x  m% o3 r" \0 |5 J  S2.gate 端 可能有接上而IOENB這條訊號因為其他原因沒認出來，也可能是沒接上IOENB，所以給流水號，先不管。
( }6 J' A+ L9 E7 T1 t0 v3.非常明顯drain端應該接N_20你short到DGND去了。