智原採用Cadence方案實現高速、高可靠性先進設計

jiming

他山之石可以攻錯?! 但不知其他幾大 EDA 廠商是否也有官方中文網站來服務中文的客戶？ :o

- D7 G8 F5 E$ r專家觀點：EDA已死，軟體猶存 EDA已死──雖然業界仍然需要它，因為沒有人想走回頭路吃力地設計晶片，但現實是晶片的設計越來越少，而且系統的差異性所在已轉向軟體...
- n7 P! Q" S6 r% u# D' Q1 Y
CADENCE益華電腦與智原科技(FARADAY)共同合作使用ENCOUNTER CONFORMAL 技術實現ASIC設計的CONSTRAINT SIGNOFF
Encounter Conformal Constraint Designer讓邏輯設計人員能夠及早發現設計作業的constraint問題
& j  e2 C3 z' F) ]/ p$ A6 Fhttp://www.cadence.com.tw/post/company_view.php?lists=310&gets=

& q* s9 t2 V4 A1 A3 @6 c, P2006年3月 27日:台灣新竹訊 - 全球電子設計創新的領導廠商Cadence益華電腦今天宣佈智原科技(Faraday Technology Corporation，TAIEX:3035)已採用Cadence® Encounter® Conformal® Constraint Designer 技術，實現速度快、可靠性高的先進設計。智原科技運用Encounter Conformal Constraint Designer技術驗證客戶的constraint，確保設計實現之前的設計品質，減少設計重複的情形，並且加速時序收斂。
, N) b% @7 x. N) ^1 p
/ k/ u+ u; y0 S$ ~# a/ F) H$ C「智原科技承諾提供客戶設計專業技術與服務，並提供市場頂尖的ASIC設計。」智原科技設計開發事業部部經理吳坤城先生表示：「Cadence 益華電腦Encounter Conformal Constraint Designer讓我們可以迅速並簡單地確保客戶的設計可以馬上投入生產作業。」
7 O& q. x+ N# A  g- [2 r( ?$ w! K
$ r& t' S9 `3 Y6 y) r/ \智原科技運用Encounter Conformal Constraint Designer技術為其constraint signoff工具，進而找出客戶的設計constraint問題，並針對問題提供報告，並且讓客戶能夠在早期設計階段便能修正。這個signoff流程能夠改善智原科技的設計實現的服務品質，同時省下IC設計與ASIC客戶的寶貴時間與資源。
$ u: C! c0 }* b9 b- O7 u$ P# Z1 o# g
「我們為設計產業所提供的重要功能之一就是確保constraint的適用性與精確性。」Cadence益華電腦研發部副總裁張秋銘先生表示：「Encounter Conformal Constraint Designer技術確保設計完整性和一致性，對智原科技這樣領先的設計服務公司而言堪稱是寶貴的資產。」
  i1 C  r3 _( _0 G( m2 C
Encounter Conformal Constraint Designer是 Cadence Encounter數位IC設計平台的關鍵技術，也是Cadence Logic Design Team 解決方案的重要元件。這款產品能夠及早實現邏輯設計signoff，並且將constraint的產生、驗證與除錯等作業自動化，在整個設計流程中確保提供有效的時序constraint，協助設計人員可以達到快速的時序收斂。Encounter Conformal Constraint Designer目前有L與XL兩種系列產品。

i543421

Cadence這家公司的產品真是無孔不入，從大學生時期就進入大學生的生活，企圖讓大學生對益華電腦的產品產生依賴性，真是有策略的軟體公司。

yhchang

SYNOPSYS也是吧  其實主要是看 CIC 國科會晶片中心 採取哪些廠商 COMBINE在一起的 IC DESIGN FLOW
那麼CIC提供給學校的資源軟體就會是那些東西  所以學校老師也只好教那些東西
, R: `0 l7 B1 x+ Q7 H那麼你在讀書的時候 只要有下線  就一定會用到........

chip123

是否站上電子電機系學生不多(現在學生有下線過也不多，會設計電路的更不多)!? 要不然這版討論怎麼這麼冷清啊？
# `& t* x  w' \( D
( F3 [3 D% }3 C: P, ~& r3 W名人講堂─益華台灣總經理張郁禮半導體M型化　單打獨鬥獨行俠時代結束
消息來源 電子時報 2.27.2008 宋丁儀

9 u+ ?% q, |# ^& I1 Z$ M* Y, y過去我們認為大陸IC設計、IC製造頂多落後個台灣4~5年，但近年來觀察，其實有些改觀，很可能落差達到10年左右。記得在2000年時，當時中芯國際崛起，大家都在討論大陸未來是否會威脅到台灣，還記得當時台積電董事長張忠謀先生被問及這個問題時，他的回答是不必過度擔心，大陸還不是台灣對等的競爭對手。現在回想起來，當時張忠謀先生的判斷有其道理可循，IC設計講求的是創新(innovation)，IC製造晶圓廠所講求的是紀律，這兩者必須與當地環境、文化、素質相符。

6 U1 K: |" f8 C2 w) {仔細看台積電的製程技術，光是一套製程中間很可能就包含2~3道製程功序，每道功序又詳載明確的定義(definition)，相信每家晶圓廠都有類似的「Bible」可供遵循，但畢竟執行者是「人」，人的觀念、習性沒有變執行力就不相同；舉例來說，每家航空公司操作飛機都有本飛航操作手冊，但有的航空公司失事機率低，有的航空公司卻易發生空難。
- f" C! k: `' n* m1 K# R2 p$ S! j
) s3 V7 s" B. `) v半導體產業也正「Ｍ型化」
半導體整合群起效應值得期待
5 S3 _& _% P1 ~3 c獨行俠式單打獨鬥的時代結束
景氣不佳　正是練兵好時機
  b8 F) x* z6 T% F
* \, r. d' r0 @4 ~/ t0 |張郁禮 (Willis Chang)，現職益華電腦(Cadence)台灣區總經理，負責該地區的業務以及營運，曾任Xaccel台灣區總經理，亦曾任職於前達科技(Avant!)與亞太區惠普(HP)等廠商，參與許多設計、工程服務、業務及事業開發等工作。畢業於成功大學，其後於美國南卡克來森大學物理學博士。(宋丁儀記錄整理)

jiming

2008/3/21-Cadence 益華電腦宣佈，電子消費應用領域的凌陽科技採用 Cadence Incisive Xtreme 加速與模擬解決方案。驗證效能結合Xtreme的便利性所帶來的絕對價值，讓凌陽科技能夠針對百萬閘 SoC 設計以高速的驗證與加速作業，實現更迅速的上市時間。
# Z0 N! I0 s/ h, Z4 p" S
6 h5 q0 a- a) b凌陽科技為家庭娛樂與多媒體應用領域消費性 IC 的世界頂尖供應商，而設計複雜性不斷增加與緊湊的上市時程，一直是像凌陽科技這樣企業的重要議題。凌陽科技運用 Xtreme 硬體/軟體共同驗證功能，享受整合式除錯環境的彈性，這種環境能夠讓凌陽科技的硬體和軟體工程師之間擁有真正順暢的溝通。
5 \: _3 G$ D6 b8 d5 ?8 p
$ i7 J9 E6 K- N: p* M' i「我們的團隊運用 Xtreme 實現了遠勝過傳統的模擬方式的設計成果，顯著地提升設計效能。」凌陽科技設計一處產品技術總監楊穎智表示:「針對耗時與複雜的設計，單獨進行模擬已不再可行；然而使用Xtreme進行複雜且耗時的驗證，讓我們可以配合預計的時程，確保交付高品質與高效能的SoC 設計。」

7 Y9 y6 E" U! R2 K! V3 ^6 N; jCadence 亞太地區總裁居龍表示:「我們很高興看到 Xtreme 驗證解決方案成為凌陽科技SoC設計開發的一環。」「我們期待能夠替台灣消費性電子產業提供更多延伸的協助，也將會持續與凌陽科技合作，提供全面的設計效能、品質與預測能力。」

2 E/ _0 a# @" ?/ @, D! B1 {邏輯設計工程師可以運用Cadence Incisive Simulators和Xtreme在單一環境中實現超過一千倍的加速模擬效能。而這個設計環境具有創新與獨特快速轉換 (hot swap) 功能，可以讓設計師在短短幾秒鐘內，輕易地來回切換模擬工具的軟體環境和Incisive Xtreme硬體加速器的環境。

jiming

2008/3/20- 世芯電子 (Alchip Technologies Inc.) 日前宣佈加入 Power Forward Initiative (PFI)。世芯電子採用了 Cadence益華電腦以 Common Power Format (CPF) 格式為基礎的低功耗設計解決方案，以提升設計效能，並且加速客戶的產品上市時間。

「低耗電設計對多媒體、無線與通訊應用市場而言相當重要，而這些應用產品正是世芯電子客戶注目的焦點。」世芯電子營運長 Jim Bailey 表示。「由於我們擁有一次投片成功的優良紀錄，客戶信賴我們的服務以確保產品上市的時程。客戶一直將世芯視為最佳的矽設計合作夥伴，因為我們一直致力於實現客戶產品的創新，並且提供晶片尺寸優化及低功耗的多項優勢。運用CPF 讓世芯電子更明確地瞭解客戶在低耗電設計上的需求並及時確保客戶達到低耗電的設計目標。」
! K9 M% g5 s" f) G% C: a
「我們相當歡迎世芯電子加入 Power Forward Initiative，也十分期待世芯電子在低功耗設計上的貢獻。」Cadence Business Enablement 部門協理 Pankaj Mayor 表示：「我們相當推崇世芯電子在業界的領導地位，以及讓先進製程的低耗電設計更為簡便的承諾。世芯電子的參與強化了半導體業界共同合作的需要，並促進開發更先進低耗電設計。」

CPF 是經過 Si2 驗證的標準格式，專供設計階段早期具體指定省電技術使用 ─ 能夠共享與重覆使用低耗電智慧技術，貫穿整個設計流程。Cadence 益華電腦低功號設計解決方案是業界第一套完整的流程，能夠將邏輯設計、驗證與設計實現作業整合到 Si2標準的 Common Power Format 中。

pqman

這邊的資訊正是我想要的
& |; [$ c" G8 j, \非常感謝提供!!

jiming

但不知 pqman 大大需要這類資訊是做 評估採用 麼？是否有評估的原則與條件可以大家討論的麼？

緊密整合的 Virtuoso技術與 Encounter 平台
提升先進 SoC 晶片的設計效能 實現更迅速的上市時間
- j3 U8 r( b" T4 q
+ g8 }/ D/ s! T$ S2008 年 4 月 10 日台灣新竹訊—全球電子設計創新領導廠商 Cadence益華電腦 (NASDAQ: CDNS) 今日宣佈，台灣消費性電子產業的IC設計領導廠商群聯電子股份有限公司(Phison Electronics Corp.)，採用 Cadence益華電腦 Virtuoso® 客製化設計與 Encounter® 數位 IC 設計平台進行先進 SoC 設計。群聯電子運用 Cadence 益華電腦在 Encounter 與 Virtuoso 平台間順暢的相互操作性，實現更高水準的整合能力，並且縮短應用在SD 控制器與讀卡機的SoC設計時間(turn around time)。

/ v; N7 ~% O% v( N. ?4 g) g- y群聯電子是台灣頂尖的設計公司，以先進USB 快閃記憶體與記憶卡控制器晶片，提供成長迅速的消費性電子應用市場。隨著設計日益複雜、設計尺寸以及製程技術難度(geometries)的增加，群聯電子設計團隊在投產之前必須駕馭眾多的設計挑戰，因此全晶片設計介面互連的成效，也成為相當重要的議題。
1 B9 g9 h- I9 l$ k& u
# L& W9 y: [# K經過審慎評估之後，群聯電子選擇了 Cadence 益華電腦SoC Encounter RTL-to-GDSII 系統，這套系統是 Cadence Encounter 數位 IC 設計平台的重要元件之一，可針對奈米 SoC 設計提供完整的技術，協助確保邏輯設計與實體IC實現團隊，迅速獲得高水準的矽晶片。除此之外，為了因應日益複雜的客製化設計需求，群聯電子運用Virtuoso 平台中不可或缺的一環 - ADE (Analog Design Environment) ，模擬與分析全面客製化的 IC 設計。ADE能夠提供操作方便的介面，輕鬆連結Encounter數位 IC介面，協助群聯電子調整電路圖(schematic)設計與實體佈局(layout)間的落差。Encounter 與 Virtuoso 設計平台間順暢的相互連結性，協助群聯電子設計師實現更迅速的上市時間，並且展現更令人滿意的設計生產力。

群聯電子研發部門經理林諭棟表示:「運用 Cadence 數位與類比設計流程，我們能夠配合設計時程，實現迅速且精確的晶片設計。」「在時間與設計品質方面，Cadence 益華電腦運用最完整、流暢整合的數位與類比混合訊號設計解決方案，協助我們達到最佳的設計效能。」

& j) }8 a5 `9 LCadence 台灣地區經理張郁禮表示:「我們很榮幸能夠看到群聯電子在 Cadence 技術協助之下實現成功的矽晶片設計。」「Cadence Virtuoso®客製化設計平台與Encounter®數位設計平台分別持續在類比與數位領域提供完整的解決方案，而我們的重點是協助像群聯電子這樣的客戶，駕馭跨平台介面的議題，以通過業界驗證量產的解決方案，讓複雜的混合訊號設計更容易實現。」

jiming

Cadence Virtuoso技術與Encounter平台 提升SoC設計效能 實現更迅速Time-to-Market
3 X/ t( L/ A4 w+ F' d. @
益華電腦(Cadence)近日宣佈，IC設計廠商群聯電子採用Cadence Virtuoso客製化設計與 Encounter數位IC設計平台進行先進SoC設計，在Encounter與Virtuoso平台間順暢的相互操作性，除實現更高水準的整合能力，更縮短應用在SD控制器與讀卡機的SoC設計時間。
& ?6 f- G; X6 @" R' z
隨著設計日益複雜、設計尺寸以及製程技術難度的增加，因此全晶片設計介面互連的成效，也成為相當重要的議題。群聯電子選擇益華電腦SoC Encounter RTL-to-GDSII系統，針對奈米SoC設計提供完整的技術，協助確保邏輯設計與實體IC實現團隊，獲得高水準的矽晶片。

% y* w& o) ]. n1 r為因應日益複雜的客製化設計需求，群聯電子運用Virtuoso平台其中一項ADE(Analog Design Environment)，模擬與分析全面客製化IC設計。ADE能夠提供操作方便的介面，輕鬆連結Encounter數位 IC介面，協助群聯電子調整電路圖(schematic)設計與實體佈局(layout)間的落差，讓群聯電子設計師實現更迅速的上市時間以及最佳的設計生產力。

chip123

Cadence推出Virtuoso客製化IC設計平台 提供更高效能和同步管理功能的解決方案

* p$ t6 X9 |) T4 g/ I' |益華電腦(Cadence)近日宣佈一系列新的客製化IC設計功能，尤其針對在65奈米及以下的先進製程設計，幫助晶片製造商加快大型複雜設計的量產。Virtuoso技術經實際量產驗證此套解決方案可有效降低風險、提升設計產能，並同時管理設計尺寸與設計複雜度。
2 {- d: x( M% o/ ]9 L; Y
2 }% G1 k9 T5 r" i0 E+ kVirtuoso客製化設計平台的強化功能將會出現在最新版本中，緊密整合製造能力、提供更好的寄生分析(parasitic analysis)，以及針對複雜設計需要精確與效率的驗證提供更快的模擬工具。新功能解決了IC設計公司在先進製程下實體設計實現、驗證和製造複雜晶片所面臨的現有以及新出現的挑戰。
8 D" d* G8 M' |" E
最新的Virtuoso Spectre  Circuit Simulator具有新的turbo技術。新版模擬器還包含了並行處理技術(parallelization techniques)，在目前市面流行的多核心硬體平台上進一步加快類比設計速度。使用這些新功能，設計師可以獲得一個具有SPICE精度的新型使用模型，從而提高設計可靠度，並縮短設計到量產時程。
, `& B* k6 P  R- J9 e; g. E6 w8 }* a
5 g$ x1 E+ q+ U0 u/ W, R9 ^8 X( eVirtuoso客製化設計平台IC 6.1.3新版本是業界針對模擬和混合信號設計的領先解決方案，更重大技術的升級將在2008年第三季度發佈,包括目前設計並行和具製造意識的新功能，提高設計良率。與MMSIM 7.0新版本中Cadence Multi-Mode Simulation技術緊密結合，升級後的平台通過Cadence局部與全面的最佳化技術，提供design centering與良率最佳化的提升。

jiming

以CPF為基礎的Cadence益華電腦低功耗解決方案 協助先進設計成功投產 (Tapeout)
, G0 T& n! E* e( U- a+ T
# Q' q; @  N( T- P% t5月22日台灣新竹 – 全球電子設計創新領導廠商Cadence益華電腦今天宣布，台灣SoC設計服務與解決方案領導廠商虹晶科技(Socle Technology)採用Cadence益華電腦低功耗解決方案，納入其超深次微米SoC設計實現平台- Socle SoC-ImP®解決方案。Cadence益華電腦低功耗解決方案讓虹晶科技能夠駕馭創新低功耗技術，解決65奈米以下的電源挑戰。

Cadence益華電腦低功耗解決方案以Si2標準共通電源格式(Common Power Format，CPF)為基礎，其低功耗技術獲虹晶科技採用，協助先進65奈米設計投產成功。Cadence益華電腦低功耗解決方案涵蓋multiple power domains、multi-voltage、multi-Vt、power shut-off and retention，獲得了更高設計產能，同時也大幅降低功耗。這個晶片是採用新加坡特許半導體(Chartered Semiconductor Manufacturing Ltd.) 65奈米製程，以ARM926EJ-S®為開發基礎的多媒體應用處理器。
; E& b0 d. T- z0 V( r3 U
5 Y2 H& m3 Y9 f; a. n" @# }9 F8 ?' y「我們需要周延的低功耗解決方案來因應重要的投產，協助分析和管理整個流程的電源，並同時加速設計時程。」虹晶科技研發副總經理康周德表示：「Cadence益華電腦低功耗解決方案，讓我們的設計團隊在設計流程的初期就能夠預測和更正問題，進而實現更快速的上市時程。這種成功的設計經驗促使我們加入了Power Forward Initiative (PFI)，讓我們能夠與其他業界領袖密切合作，為客戶提供高品質的低功耗解決方案。」
& j2 `, J, E9 u& h( }- F4 o
虹晶科技運用整套Cadence益華電腦低功耗解決方案，包括Incisive® Enterprise Simulator、Incisive® Enterprise Manager、Universal Verification Components (UVC)、Incisive® Plan–to-Closure Methodology (IPCM)、Encounter® Conformal Low Power與SoC Encounter GXL。這個整合前後段低功耗驗證設計工具與方法，幫助虹晶科技降低風險並加速設計時程。

整合Open Verification Methodology (OVM)的IPCM，運用自動化的plan- and metric-driven方法，察覺系統層級開發情況，精準地預測驗證結果。SOC Encounter GXL更進一步擴展這項優勢到實體設計實現階段，提供完整的平台實現低功耗設計，而且同步解決65奈米的製程變異問題。運用業界標準CPF來描述設計人員的功耗設計的意圖，可避免耗費人力以及流程各階段中可能發生的人為疏失。因此，虹晶科技能夠輕鬆享受Cadence益華電腦低功耗解決方案高效率與整合度所帶來的絕佳價值。
4 q1 C+ S" Q$ R% @
+ _; o; ^4 W. a8 Q「我們樂見虹晶科技採用以CPF為基礎的低功耗解決方案，除了融入其設計流程以外，更加入了PFI。」Cadence益華電腦台灣分公司總經理張郁禮表示：「我們期盼與虹晶科技進行更多未來的合作計劃，透過更佳的設計時程預測與團隊設計產能，幫助虹晶科技實現其積極計畫目標。」

chip123

智原科技與NemoChips以Cadence益華電腦低功率解決方案為基礎， 共同建構次世代的低功率行動平台
以CPF為基礎的智原SoCompiler設計服務，利用Cadence低功率解決方案，減少了高達99%以上的靜態電力以及65%的動態電力損耗，並顯著縮短設計時間

% n: R1 ?1 q; ]/ |【台灣 新竹】2008年5月28日
ASIC 設計服務暨 IP 研發銷售領導廠商 ─ 智原科技 (Faraday Technology, TAIEX: 3035)，以及領先低功率多媒體平台IC供應商NemoChips，今天共同宣佈，NemoChips運用智原科技以Cadence® (NASDAQ: CDNS)益華電腦低功率解決方案-Common Power Format (CPF)為根基的SoCompiler設計服務，已成功地設計出一款低功率的行動式影像平台SOC。這一款尖端的設計僅僅用了兩個月便從netlist進展到晶片產出(tape-out)的階段，同時藉由Dynamic Voltage、 Frequency Scaling、Multi-Supply Voltages以及Power-Shut Off等先進的技術，將靜態功率大幅降低99%以上、動態功率降低65%。讓許多欲設計複雜且功率緊縮SoCs的ASIC客戶都得以從這個可靠的方式中獲益，一方面大幅縮短產品問世時間、一方面也充分降低了實作的風險。

& u4 k* m- R5 t& ]" t  [& SNemoChips的低功率以及高效能多媒體應用處理器，能夠在各樣的行動裝置上提供DVD畫質的影像，且不受影像格式之限制。主要應用包括手機、可攜式媒體播放器、行動導航設備以及車用娛樂系統等等。
2 F) E& ]6 `4 x' W/ o2 D3 O& w
NemoChips總裁Lifeng Zhao博士表示：「很高興能和智原在這顆晶片上展開密切的合作，智原在實作複雜的低功率晶片上的確充分展現出了他們的專業和領先的技術。這顆行動應用處理器晶片所表現出來的效能、省電，讓客戶的手持裝置在維持電池壽命的狀況下，帶來如同桌上型電腦的多媒體質感；而快速的產出時間，更讓客戶維持高度的市場競爭力。我們對於這樣的結果感到非常滿意，也期待日後雙方更密切的合作關係!」
# B- k5 K2 k7 d" l' x$ S  y
0 H4 X2 D! _; O& D* Q/ L5 {* j智原的SoCompiler設計服務團隊在很早階段便使用Si2 standard Common Power Format來規範省電技術，同時在整個設計過程中重覆使用以落實省電效能。Cadence益華電腦低功率解決方案整合了邏輯設計、驗證以及CPF的實作，加上像是動態電壓和頻率調整(DVFS)之類的自動化省電設計技術，同時完全不會影響產品的產出時程。
( w) F3 w% Q& W
在DVFS設計的初步階段，智原運用了Cadence® Conformal® Low Power、Logic Equivalence Checker (LEC)以及智原內部的設計套件，來處理這件複雜且低功率設計的最佳驗證。過程中需要在設計流程進行超過30種以上的自動化檢驗程序，但只需數分鐘便自動執行完畢。同時，Cadence® Conformal®的低功率技術具有高度互補性，更有助於智原未來將低功率技術運用到更複雜、速度更快的晶片設計當中。
$ V) ^8 T& g2 F/ z/ [
智原科技國際業務副總黃其益指出：「智原科技始終致力於為客戶提供最具競爭力的解決方案，而智原的PowerSmart™設計流程就是這項承諾的延伸。透過與Power Forward Initiative成員Cadence益華電腦及UMC的合作，我們有能力協助Nemochips滿足嚴格苛的功率需求，且藉由能夠提升雙倍生產力的解決方案，在極短的時間內交付產品設計。」
7 S' b2 C, x5 ?4 {% b/ T
" P% d; F3 ^- Z( ~5 yCadence益華電腦的IC數位與Power Forward副總裁徐季平博士表示：「智原能以快速、低風險的方式將低功率行動平台交付給NemoChips，證明了一項高度自動化及有組織的低功率解決方案的真正價值。而我們也對於能以CPF為基礎的低功率解決方案運用在IC產品上的成功感到非常興奮。我們很感謝智原最近對於『低功率設計實作指南－CPF的使用者體驗』的貢獻，這是一份低功率設計的線上指南，完全以實際的使用者體驗為基礎。」

『低功率設計的實作指南－CPF的使用者體驗』已經由Power Forward Initiative在線上出版，並可免費從www.powerforward.org下載。其中，智原以這次的合作案例，提供了相關的觀點與經驗，以分享智原SoCompiler設計服務團隊用於協助NemoChips專案成功的方法。

chip123

GRE能大幅縮短PCB設計時間 實現更快速的上市時間 歷經競爭激烈評估後雀屏中選

8 o8 j* i- C  r/ n2008年7月10日台灣新竹訊 – 全球頂尖電子設計創新廠商Cadence益華電腦今天宣布，頂尖製造與服務供應商和碩聯合科技(Pegatron Corp.) 歷經數月嚴謹的技術評估之後，決定採用Cadence® Allegro®廣域繞線環境技術(Global Route Environment - GRE)。Cadence益華電腦這項新世代系統互連設計解決方案，為和碩聯合科技(以下簡稱和聯)設計人員提供智慧型規畫與繞線環境，幫助節省大量的時間、提高生產力、增進功能密度並提升效能，同時也大幅降低成本。
7 I# G0 `$ L6 B8 [# e( z
5 J4 u4 D7 s) }# }$ G4 N4 H「身為頂尖設計、製造、服務(DMS)公司，和聯不斷追求更佳的PCB設計環境, 並尋求大幅提升設計解決方案效能的可行性。」和碩聯合科技執行長程建中表示：「Cadence益華電腦 Allegro PCB設計解決方案有效地縮短我們整個設計時程，尤其是 Global Route Environment技術的採用，讓我們的設計團隊能夠更精準地處理整個繞線設計流程中無所不在的複雜挑戰。」

" B8 N2 ?" O0 \0 ~) ~7 QAllegro PCB Design GXL與廣域繞線環境技術(GRE)是一款革命性的設計工具，這項全新設計典範，運用具備階層化意識的全面繞線引擎與圖形式互連流程規劃程式。PCB設計人員運用GRE技術就不必花費數月的時間，費力開發包含眾多互連匯流排與晶片接腳數等複雜且高速的設計元件。和聯十分有信心，其設計團隊能夠運用Allegro Constraint Driven Design Flow與革命性的全新GRE技術，能夠大幅縮短設計時間，輕易實現更快速的上市時間。此外，PCB層數的減少也降低了生產成本，輕易實現更佳的功能密度與系統效能最佳化。

4 L+ a8 O1 ]8 m* Y. fCadence益華電腦台灣區總經理張郁禮博士表示：「我們非常樂見Cadence益華電腦成為和聯的PCB設計開發不可或缺的夥伴，而雙方的合作已經成為幫助我們瞭解產品設計需求的重要關鍵，更證實我們的獨家解決方案為不可或缺。」「對我們客戶而言，GRE技術關鍵優勢就是幫助客戶迅速克服系統互連挑戰，在新世代設計產業當中脫穎而出。」
) T" x( F, M. x  J# W! `9 L* p
0 N; m- o0 ~- K! t$ I, ?2 m" ]' zCadence PCB設計解決方案是完美的設計環境，能夠解決客戶設計與製造端所帶來的問題與挑戰，提供全面的設計實現解決方案。Cadence PCB設計解決方案備有L、XL與GXL三種套件。Cadence Allegro PCB Design GXL於2007年7月以SPB 16.0版上市，包含最先進的PCB繞線架構與系統互連設計技術。有關問題請上網查詢：http://www.cadence.com/solutions ... aspx?lid=pcb_design。

chip123

電子設計廠商益華電腦(Cadence)宣佈在歷經技術評估之後，製造與服務供應商和碩聯合科技(Pegatron Corp.) 決定採用Cadence Allegro廣域繞線環境技術(Global Route Environment - GRE)。Cadence這項系統互連設計解決方案，為和碩聯合科技設計人員提供智慧型規畫與繞線環境，節省大量的時間、提高生產力、增進功能密度並提升效能，同時也大幅降低成本。

2 z4 G. m& ?3 m; X/ J; q$ Z( h9 c和碩聯合科技執行長程建中表示，Cadence Allegro PCB設計解決方案縮短整個設計時程，尤其是 Global Route Environment技術的採用，讓我們的設計團隊能夠更精準地處理整個繞線設計流程中複雜的挑戰。

- A9 w/ `8 M0 p; PAllegro PCB Design GXL與廣域繞線環境技術(GRE)，運用具備階層化意識的全面繞線引擎與圖形式互連流程規劃程式。PCB設計人員運用GRE技術在短時間就開發出包含眾多互連匯流排與晶片接腳數等複雜且高速的設計元件。此外，PCB層數的減少也降低了生產成本，實現更佳的功能密度與系統效能最佳化。

chip123

Cadence 益華電腦日前宣佈，台灣知名的RF IC 廠商-德積科技(MuChip) 已採用 Cadence®益華電腦 Virtuoso 技術，開發藍芽2.1RF IC、2.4GHz ISM 無線射頻收發器、Zigbee、WiFi以及GPS設計等進階設計應用。

德積科技在RF IC已耕耘了八年有餘，擁有完整的設計團隊及經驗，可提供廠商所需的RF IC設計服務，並接受RF IC的委託設計。德積科技採用以 Virtuoso設計平台為基礎的 RF 設計流程，為無線晶片設計人員提供進階設計效能，並協助其更容易預測的設計時間。德積科技最近以完整的 Cadence 設計流程，協助一個藍芽2.1RF IC、2.4GHz ISM 無線射頻收發器晶片進入投產，以Cadence Virtuoso®平台前端到後端的全套產品，快速又準確地驗證、模擬與分析 RF 與客製化 IC。

為加速客製化 IC 模擬的速度，德積科技採用 Virtuoso UltraSim 進行全晶片模擬，和前次專案成果相比可提供加速六到七倍的效能，讓德積科技團隊設計時程由數週縮短為數日。同時，全晶片評估也用來使晶片整合的錯誤機率降至最低。
5 f( \! ^! u' ?1 ]) N+ G
德積科技使用 Cadence Spectre® Circuit Simulator 的 XL 版，改善數據分析、調和模擬並加速元件模型分析。更重要的是，Spectre XL 產品產生的模擬結果協助德積科技首次投產就實現非常高的functional work準確度。
; R2 j6 w6 p# l, V( Z/ x4 S8 x7 R. E( Y
德積科技總裁兼執行長鄭詩宗表示：「Cadence益華電腦 Virtuoso RF 解決方案能提升實現複雜 RF 設計的能力，最終幫助我們以更快速度將更高品質的產品導入市場。」

Cadence益華電腦亞太區總裁居龍表示：「我們非常樂於與德積科技攜手合作，使 RF 元件具備更高的設計品質，同時確保高效能、高精準度的矽晶片模擬與分析結果，並實現更快速的上市時間。我們期望能為德積科技提供更多加值解決方案。」

chip123

益華電腦(Cadence)所發表 之SPB 16.2，重點主軸在現行與未來晶片封裝的設計挑戰。16.2版本提供進階 IC 封裝/系統級封裝微型化、設計周期的縮短、DFM導向的設計功能，此方案可大幅提升從事單一和多重晶粒封裝/系統級封裝的數位、類比、RF 與混合訊號 IC 封裝設計的生產力。
6 R% W8 \5 g; W. j' ~! I
設計團隊可以預期到縮減封裝尺寸後整體品質的提升，可藉由導入設計規範和限制條件自動化功能，解決高密度互連基版製造所需的設計方法，此種方法也是微型化和提升功能密度的關鍵。

. ~& O. ?4 h7 c! q+ P4 o$ G當今低功耗設計大行其道 (特別是無線和電池供電的設備)，讓高效能封裝電源傳輸網路(PDN)成為電管理主要的關鍵。新的電源完整性技術確保設計人員有效地實現電源傳輸設計的充足性、高效率和穩定性等目標。此外，Cadence 經認可能夠使用 Kulicke & Soffa認證的打線(wirebond) IP檔案庫實現 DFM 導向的打線構裝設計，提升良率並減少生產延誤的可能。

chip123

Cadence 益華電腦與中芯國際(SMIC)合作 提供以Virtuoso IC 6.1為基礎的混合訊號參考設計流程
- P; v+ a( b2 b- d
Cadence益華電腦宣布，與中芯國際集成電路製造有限公司(SMIC; 以下簡稱中芯國際)合作，以Cadence® 益華電腦Virtuoso®客製化設計平台最新版本為基礎，專為雙方採用中芯國際130奈米製程設計的混合訊號晶片之客戶，精心開發混合訊號參考流程(Reference Flow)與製程設計套件(PDK)。
% F# B6 M: U5 I
中芯國際設計服務部資深協理David Lin表示：「中芯國際與Cadence益華電腦共同合作，協助我們在中國大陸半導體市場如虎添翼，完成我們的預定目標。」「Cadence益華電腦是混合訊號設計解決方案領導廠商，提供獨家技術與專業建立這個參考流程。這個解決方案將幫助我們加速類比混合訊號設計，滿足消費、網路與無線等不斷成長的市場需求。」
9 d& w  K' N% ^, L: {2 k0 ^
混合訊號參考流程以中芯國際的130奈米混合模式(mixed-mode)、無線RF PDK與Cadence Virtuoso平台和設計用製造(DFM)設計為基礎，為設計團隊提供參考設計環境、基線(baseline flow)流程以及範例設計，讓設計人員能夠成功地運用中芯國際製程技術與Cadence Virtuoso IC 6.1平台。此Schematic-to-GDSII流程可被預測並已最佳化，替設計團隊提供卓越指南，協助建立SoCs或開發自有的流程。
7 b' W! z/ s7 x1 V" ~
「很明顯地，RF/混合訊號設計需要經驗證的130奈米PDK。」Cadence益華電腦客製IC平台處長Sandeep Mehndiratta表示：「中芯國際的流程與PDK支援我們的Virtuoso IC 6.1技術，建構威力強大的絕妙組合，幫助雙方客戶因應當前的混合訊號設計挑戰。」

chip123

CADENCE益華電腦推出針對半導體設計的服務式軟體(Software as a service – SaaS)解決方案

Cadence益華電腦日前宣布為半導體設計推出服務式軟體(Software as a service – SaaS)。這些通過實際驗證的、隨時可用的設計環境，可以通過網路(Internet)，讓設計團隊可以迅速提高生產力，並降低風險和成本。 Cadence益華電腦的Hosted Design Solutions可用於客製化IC設計、邏輯設計、物理設計、先進低功耗設計、功能驗證和數位設計實現等。

“Cadence益華電腦的Hosted Design Solutions非常適合我們的設計團隊，它讓我的設計團隊設計初期就能立刻使用到設計環境，”Tagent公司研發部副總裁Jarie Bolander說，“我們發現與遠程團隊的合作變得非常容易，而且可以讓新進工程師迅速發揮效率。採用Cadence的Hosted Design Solutions，可以得到完美的設計環境，幫我們節省了大量的前期準備時間。使用這種解決方案，讓我們能夠成功實現多款晶片的試產，並計劃將Hosted Design Solutions應用於其它項目。”

! l2 b" i  d7 x2 [) V) mCadence Hosted Design Solutions通過提供整合的EDA軟體套件以及相關的IT基礎架構、計算、儲存與安全網絡功能，帶來了一個完整的解決方案。 “隨著開發、最佳化與管理設計環境越來越複雜，對高效率的合作的需求越來越大，為設計週期添加了更多風險與成本，”Cadence解決方案營銷部主管Vishal Kapoor表示，“通過Hosted Design Solutions，客戶只需要更低的成本就可以獲得最佳化的技術，以及具完善管理基礎架構的使用模型。”

chip123

RFIC台灣廠商德積科技(MuChip)採用益華電腦Cadence Virtuoso技術，開發藍芽2.1RF IC、2.4GHz ISM無線射頻收發器、Zigbee、WiFi以及GPS設計等進階設計應用。

德積在RF IC領域耕耘已久，擁有完整的設計團隊及經驗，提供廠商所需的RF IC設計服務，並接受RF IC的委託設計。德積科技採用以 Virtuoso設計平台為基礎的 RF 設計流程，為無線晶片設計人員提供進階設計效能及更容易預測的設計時間。Cadence完整設計流程，協助藍芽2.1RF IC、2.4GHz ISM無線射頻收發器晶片進入投產，同時為加速客製化IC模擬的速度，德積採用Virtuoso UltraSim進行全晶片模擬結果，和前次專案成果相比提升六到七倍的效能，讓德積科技團隊設計時程由數週縮短為數日，晶片整合的錯誤機率降至最低。
6 B& }2 \% I4 J' r
德積使用Cadence SpectreR Circuit Simulator的 XL 版，改善數據分析、調和模擬並加速元件模型分析，所產生的模擬結果協助德積首次投產就實現非常高的functional work準確度。德積總裁兼執行長鄭詩宗表示，Cadence益華電腦Virtuoso RF解決方案能提升實現複雜RF設計的能力，幫助德積以更快速度將高品質的產品導入市場。Cadence亞太區總裁居龍則表示，此類型合作，使 RF 元件具備更高的設計品質及效能、讓高精準度的矽晶片模擬與分析結果，實現更快速的上市時間。

jiming

Cadence益華電腦發表SIPP-SIMPLI (SIPP MEMS PLatform Integrator)設計平台  
與交大矽導研發中心跨國合作共同參與前瞻SoC產品設計服務技術研發計畫

6 E! E7 W' y  {4 V5 m9 D隨著消費性電子產品功能多樣化趨勢發展，採用MEMS製造技術元件已成為市場最受矚目的焦點。由於MEMS技術具微小化、高整合度及低成本特色，因此許多應用市場紛紛採用MEMS元件技術，大幅帶動MEMS應用市場成長。面對消費性電子產品的新趨勢，台灣亦在MEMS應用市場積極展開佈局，其中CMOS製程為其主流製程技術之一，與製作MEMS感測器元件相容性高，以CMOS製程大量生產的特性，結合MEMS技術製作感測器元件，創造一大競爭優勢。
, x$ I! i* u0 H, B
# N5 {" B- U  H  ^6 E5 m新時代是整合的時代，透過跨領域整合，在基礎上建築創意並建立深度。為協助台灣IC設計業者開發高價值創意設計，Cadence益華電腦積極參與SIPP–SIMPLI計畫，與委託執行單位交通大學矽導研發中心共同合作。此計畫邀請全球首先從事MEMS開發之國際知名學者、現任清華大學奈微所范龍生所長主持: 8" Mixed Signal/MEMS CMOS計畫，建立全世界第一個Mixed Signal MEMS IP Wrapping/ IP reuse/Co-Design平台與流程，並特以“SIPP-SIMPLI: SIPP MEMS PLatform Integrator”命名，鼓勵有興趣投入廠商階段性試用。
3 y  a2 ~( O) e& @# T. n0 V. Q
計畫團隊採用Cadence益華電腦最新Virtuoso 客製化IC設計平台與設計環境(Virtuoso IC 6.1.3) 完成 “SIPP-SIMPLI Platform Integrator”，讓電子機械(Electrical-Mechanical)以相同的語言進行跨領域的對話，並將2D的IC佈局(layout)轉換成MEMS設計需要的3D圖示。未來， Cadence益華電腦VCAD團隊將持續開發，提供 "Mixed Signal/MEMS CMOS功能驗證套件"，以及整個前段到後段設計流程(包含資料庫與文件等)，與SIPP研發團隊共同合作，加速業界在Mixed Signal/MEMS CMOS產品設計上的開發與創新。