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樓主 |
發表於 2007-10-27 03:19:11
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其實以新人來說
* Q% \% \, R& z: y- k2 ^! U回答這類問題並不用太傷腦筋! L6 r* G$ u, f6 e) x- u
主管是要看你了解這東西的程度
$ n# m* ]$ `+ B提供個答案供大家參考
/ g: I' N& V. _( H0 cESD 是靜電放電沒錯5 d. r. H$ U5 A9 q) {
不過可以提一下它有哪幾種發生的機制
2 ^5 Q, `* i* K# YESD 共有三種機制需要測試9 c) S9 X0 k: x0 Z) c
分別為HBM(Human Body Mode)..MM(Machine Mode)...CDM(Charged Device Mode), ~4 f, [( ~( \
預防對策則為...
2 c3 s, a8 q5 I0 c+ Ypower & ground pin 使用 power clamping
( f2 u/ S( o' K% ZI/O pin 做 ESD protect device+ G' l- O5 D( n8 e" Z& Y
internorl circuit 有接到pad path 的mos....drain端做ESD rule放大
% N) e8 [6 F# k4 l1 ?7 [3 e0 z# f+ ~0 x1 C! M) s- X
Latch-up 可以用簡單的話來解釋
- @0 Q# p1 n) L( W/ C4 u* A& Q3 G7 F0 qpower & ground path 寄生BJT形成SCR電路
9 l2 M F! j& p' i經由電源擾動....產生大電流的拴鎖現象2 y4 q6 S, q2 f* J
造成pwer與ground的虛短路(可以畫一下寄生BJTs形成SCR的電路模型)
9 a, E' s( T3 r1 ?4 T2 ]7 ?ESD討論版有篇關於latch-up的文章1 y# w6 Q3 w* E5 }
可以view一下剖面圖跟等效電路圖
! G, X( [6 o: n! w5 B( d/ [由剖面圖跟等效電路圖就能推敲出
* @& L* u ^5 I0 U! f5 @7 Rlatch-up該怎預防( C6 w! [- P& n3 K. n, x3 d, v3 T6 p* @
1.盡可能補上well-contact以及subtract-contact
% h& b; H" l: Q0 f1 |" f 其用意是為了降低Rw跟Rs的阻抗.
) H. t% D; t0 `$ e' H) i, v2.靠近PAD區域的circuit,pmos與nmos之間的距離拉開' t. G2 P' f; [
並且保持gurdring的完整.; C7 [3 m* L% v
(p,nmos拉開由剖面圖可看出Q1base跟Q2 collector之間的阻抗會增加 )! [$ [/ d2 ]+ M% ]
Z$ Y: x% s) U o G若有解釋錯誤或是哪不夠詳細的& k6 ]0 B( U/ Y& @7 [
歡迎大家一起討論 ^^
6 L9 ^2 D" L( Q, Y; n% a9 _
* I# r( ]. G5 o$ ~, QPS: latch-up比較常發生在pad週遭....內部電路比較少發生* f/ |& G+ W2 h. m1 M& x
個人是認為...ESD發生時也有可能引起latch-up
. @: y$ m0 w. X 不知大夥的見解為何?! |
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