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樓主 |
發表於 2007-10-27 03:19:11
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其實以新人來說 g" G1 e' x/ @8 V) ~
回答這類問題並不用太傷腦筋1 c: j; t. `' [. D0 {
主管是要看你了解這東西的程度
! O' U4 X- K, L5 l6 H提供個答案供大家參考
; q: ?* |. L, b$ D+ }- ^) XESD 是靜電放電沒錯- d- t' X: F" _. U
不過可以提一下它有哪幾種發生的機制7 W9 `0 Q2 A) H/ c" m
ESD 共有三種機制需要測試1 n) |2 o* l% V. I: e, L' H
分別為HBM(Human Body Mode)..MM(Machine Mode)...CDM(Charged Device Mode)8 o' W* Z9 J6 W' ^ Y
預防對策則為...
4 k! z7 ?2 w% I/ r7 upower & ground pin 使用 power clamping
v& T3 Q4 L) n7 J- W+ r7 k# qI/O pin 做 ESD protect device
5 S& ?+ D4 H0 a( E2 N+ J* zinternorl circuit 有接到pad path 的mos....drain端做ESD rule放大) o; Z0 c: Y( S1 w, Y) Y6 i. o
: X! D" X: e( t# C% l2 R# Y7 G% bLatch-up 可以用簡單的話來解釋
/ U( s. e4 ~$ r, d- H* X3 f* Vpower & ground path 寄生BJT形成SCR電路
' o p# x7 P+ H/ j+ m6 s+ D經由電源擾動....產生大電流的拴鎖現象
' x7 B4 T* p; k* A) i. x4 U8 Z7 h+ T造成pwer與ground的虛短路(可以畫一下寄生BJTs形成SCR的電路模型). k1 @2 ]( } z6 F0 {
ESD討論版有篇關於latch-up的文章& ?* g, X( w4 E7 Y4 i
可以view一下剖面圖跟等效電路圖
$ w6 N6 o( d/ p由剖面圖跟等效電路圖就能推敲出) R7 r0 c2 z/ k* F/ ]' H2 o
latch-up該怎預防* a8 z+ x, X! L y7 E4 D) v
1.盡可能補上well-contact以及subtract-contact
# U5 A+ T0 N; A5 D& m I 其用意是為了降低Rw跟Rs的阻抗.
. |. v0 O5 L2 z+ h0 D2.靠近PAD區域的circuit,pmos與nmos之間的距離拉開
8 i! S# ^" N5 u& d; B5 h* u 並且保持gurdring的完整.' y. ?2 `& s" D; f5 c& ]. U) Z
(p,nmos拉開由剖面圖可看出Q1base跟Q2 collector之間的阻抗會增加 )4 k* Q5 [& w+ V
8 @$ H, l/ T0 `) R$ I
若有解釋錯誤或是哪不夠詳細的
* f2 {; Y) r6 z! r! O" B( [, k歡迎大家一起討論 ^^
' k' I; x2 ?; b6 b
4 b+ j4 q3 t. H j" CPS: latch-up比較常發生在pad週遭....內部電路比較少發生
: k4 [$ Z3 H6 v7 d( E& l 個人是認為...ESD發生時也有可能引起latch-up
9 ^7 `; N; @* k0 e0 o# Y, T 不知大夥的見解為何?! |
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