你用哪家的FPGA EDA工具？

chip123

這結果會和以下這份調查報告接近嗎？
" t0 Y5 h% L  t( c9 q
  U. R4 Y: S8 p最新FPGA調查出爐　時序預算為工程師主要挑戰
. _  b9 a0 L" [7 _) k8 n& g上網時間 : 2006年09月30日
http://www.eettaiwan.com/eealert ... ick_from=1000010815,8778530760,2006-09-30,EETOL,EENEWS
% a% W; m7 q  W0 t. o& d: }0 V( I

工程師們對EDA供應商的總體印象為何呢？所有三個地域的回應者都對技術、易用性和支援度表示非常肯定，但是對價格、授權費用以及互通作業性方面的評價較低。與去年相較，北美的工程師對軟體品質的滿意度明顯提高。
; R$ Y/ x8 N- l# C. O
賽靈思(Xilinx)是本次調查中用戶範圍最廣的EDA供應商，93%的北美工程師、88%的歐洲工程師以及91%的亞洲回應者都表示正使用該公司的工具。按使用人數多寡排名，在Xilinx之後依次是Altera、Synplicity、Mentor Graphics、Cadence、Mathworks、Synopsys、Actel、Lattice和Aldec公司。北美工程師使用賽靈思和Cadence工具的情況最為普遍。

kolong

看起來,
這兒的人大多是用大廠的EDA..
# [+ ^* W+ G% T6 ^4 W- r不知道用起來或SUPPORT有沒有比較好呀..?

lilianChen

據說 altera 的 quartus ii 比較好用
, L$ \# H8 W' \5 [那我用了的感覺是 xilinx 的 ise9.0 跟 altera 的 quartus ii 差不多
5 O. z9 b* y5 m1 `' B. H只是 altera 感覺上比較人性化

Cappuccino

Xilinx FPGA的話：合成用Synplify Pro，P&R用ISE
Altera FPGA的話：合成和P&R都用Quartus II
$ Y! C0 Y4 w/ n  q* ]& G: f
$ K# C7 h5 S$ w% j以上是我使用較佳經驗
  O1 _/ p+ F: J4 e% @# S  mSynplify Pro對於Altera FPGA的support還不是很好

tieyuhsun

沒有什麼好不好用的tool
只有實不實用的device
9 ^4 l2 ^! k4 V9 C# P對我而言最強大的tool是UltraEdit，我有verilog/VHDL的高亮度表示，正！
synthesis 我用兩套 Precision / Synplify

4 c& N% A0 D4 I7 O
! u# O& s4 _- F$ L" M+ A比較硬體結構與C/P值
) O; {: z+ \+ ]2 f3 w; L$ [LUT3的Actel通常我不會挑選，複雜的P&R就打槍，詳細算過C/P不高
Altera ...tool 真的很正，不過要量產的話，就有點麻煩了，只有MAXII可以挑....
* E4 C/ W! N7 {Lattice 有一些family挺適合作量產，C/P算很高
9 ?; W- q, I+ G9 m- eXilinx 算是最便宜的，別懷疑，看投單的量就知道cost，只是他都賣很貴，否則用料最實在的！
0 [& d3 o' P8 N+ Z9 _  `& [& J- m
比較device spec之後的心得，通常複雜的案子，我會選IP比較完整的廠商，誰都可以，但通常是
! z0 ~, g0 B, `( b5 dAltera / Xilinx
如果code 掌握度足夠，那我會選Lattice
& d2 L" P( l7 Z* U
比較EDA工具 ...只有一家可用 Altera .... 沒有第二名...哀 ....
不過EDA工具這東西，有好有壞，
好的地方就是開發會比較快，壞就是要換device就很麻煩....

[ 本帖最後由 tieyuhsun 於 2007-9-11 02:35 AM 編輯 ]

Xeinstein

Why did you put this garbage in 好康相報

jiming

2009.08.13
6 e" j3 }1 n1 \* E5 {提供ASIC及FPGA設計工具及混合語言模擬大廠ALDEC公司，日前宣佈最新版本Active-HDL 8.2版 ，對VHDL及Verilog的設計增強了模擬的速度。

Active-HDL是一套以Windows為基礎，具備高效能HDL設計及模擬環境，它支援VHDL、Verilog、SystemVerilog、SystemC，以及EDIF等從設計輸入到硬體實現之完整流程。此次8.2新版提供了更新的高速的波形檢視器、並增強Assertion、VHDL2008及新的SystemVerilog支援，且擁有更快的編譯速度。

在FPGA Vendor 資料庫中也更新了包含Xilinx(r) SecureIP 及 ISE(tm) 11.2 等資料。此外，在Expert Edition版本上使用最佳化的設定，相較於前一版，新版本的模擬速度在VHDL上加快了4.5倍，其Verilog閘級(Gate Level) 模擬速度更加快了6倍之多。

ALDEC在台代理思渤科技 (Cybernet Systems Taiwan) 楊志強副理表示：「台灣現有的Active-HDL用戶，可直接下載8.2版，並直接在此版本上運作。唯一需要作的是更新其FPGA vendor資料庫。然而若用戶欲使用更多的新版功能，仍需申請新的license。思渤科技擁有專業的技術工程師，能提供有關Active-HDL 8.2 產品的功能及配置詳細情形，並協助客戶進行資料庫與版本更新的服務。」欲知更多資訊，請聯繫思渤科技03-6118668或上www.cybernet-ap.com.tw。

) l; F) O" Z' f$ L4 S1 H  c/ b下載Active-HDL 8.2

tk02376

RTL模擬與和電子設計自動化領導公司Aldec之台灣分公司辦公室於2010年5月3日正式啟用，Aldec台灣分公司將為持續成長中、需要HDL設計驗證和硬體輔助驗證的台灣客戶，在加速與仿真模擬上提供更優質的支援服務。此外，Aldec台灣分公司未來將隨著顧客關係的增進持續拓展在台灣的支援服務。

' ~0 W. O6 B( f; BAldec公司銷售與市場行銷副總裁David Rinehart表示，Aldec台灣分公司將以擅於解決方案銷售和客戶關係，並在此基礎上辨識與解決客戶問題的理解設計團隊，來處理在RTL和協同驗證領域所面臨的驗證問題，Aldec台灣分公司將有助於我們未來在亞洲的發展。
$ v3 U: B( c$ i6 J$ g. z. B9 r
$ A9 ]. @: k+ p: `- q8 t, B2010年5月3日Aldec台灣分公司辦公室的啟用乃是Aldec公司在亞太地區持續拓展計畫的重要一環，目前Aldec在中國大陸、印度與日本均已設立分公司。此外，包括易用性、短學習曲線、高彈性的第三方工具使用、免費的軟體工具評估方案以及平易近人的價格策略等獨特的產品優勢將可解決大多數台灣設計公司的需要和發展趨勢。 Aldec公司在台灣的使命乃是提供卓越的技術支持和設計服務功能，以提高客戶在日趨緊縮的下世代產品設計時程下的生產力。
. N& F- X+ o7 {+ n
為歡慶台灣分公司成立，提供EDA設計軟件試用下載：http://www.aldec.com/whitepapers/acceleration

Aldec公司簡介
Aldec公司乃是電子設計驗證的行業領導者，提供包括：RTL層級設計、RTL模擬器、硬體輔助驗證、設計規則檢查、IP核心、DO-254功能驗證與軍事／航太解決方案等的專利技術套件。電話：(02)26599119。

heavy91

EDA前端設計和驗證領導公司於今日推出了最新的驗證平台Riviera-PRO 2010.06。此最新工具支持由Cadence與Mentor Graphics所共同推動的開放式驗證方法學(Open Verification Methodology ；OVM)以及由Accellera所推動可望成為未來業界標準的統一驗證方法(Unified Verification Methodology ；UVM)之初期版本。 OVM和UVM提供共通的設計模塊以及充分利用SystemVerilog驗證 能力來建立可重用和可擴展的測試環境的預定義機制。Riviera-PRO 2010.06提供了預編譯的 OVM庫和SystemVerilog模擬器，以幫助客戶利用這種強大的設計驗證方法來面對驗證當今複雜設計的挑戰。OVM水平已達到成熟和穩定，是UVM保證長期流行與增加各種工具更多支持需求的基礎。

不同專業層級的用戶可依據OVM迅速建立一個具層次的、高階覆蓋率驅動的處理程序層級驗證環境，此環境可重複使用在不同的設計和不同的平台。驗證工程師都明白OVM的靈活性將讓他們和硬體設計人員感到滿意，因他們可以進行先進的驗證而無須經歷進階SystemVerilog的培訓。
, I) a5 q4 k+ M- U
Cadence設計系統公司驗證產品管理總監亞當‧謝勒(Adam Sherer)表示，Cadence 領導了OVM與UVM的發展與推動，以提高整體業界的驗證生產力。我們歡迎Aldec公司加入持續增加中、支持OVM 和UVM方法學的RTL模擬系統供應商的行列，我們期待Aldec公司所服務的初階與中階FPGA開發商進一步採用這樣的設計方法學。
: w6 \6 s8 Q) Y0 {
Riviera-PRO 2010.06提供了一個前端設計、模擬與偵錯FPGA和ASIC元件的獨特方法。Riviera-PRO支持包括ESL、TLM與命題驗證(assertion-based)等最先進的驗證方法。該產品包括先進的偵錯工具、程式碼覆蓋和性能波形的工具集。Riviera-PRO乃是一個多平台模擬器，支持32位元和64位元CPU架構、Windows ® 7、Vista和XP和各種版本的Linux作業系統。

atitizz

賽靈思推出ISE Design Suite 12.2 針對業界推出唯一可部分重組的FPGA技術強化其設計流程   
ISE 12.2 提供全新可部分重新組態設計流程 透過智慧型時脈閘控技術減少24%BRAM功耗   
% T  G) {$ k! N& r% A
6 q, }8 r  _! N# ?全球可編程平台領導廠商美商賽靈思（Xilinx, Inc.(NASDAQ：XLNX)）今日宣佈推出第四代可部分重新組態設計流程，以及智慧型時脈閘控方面的多項全新強化方案，可針對Virtex™®-6 FPGA設計中的動態模塊記憶體(BRAM)，減少24%功耗。研發業者即日起已可直接下載ISE® Design Suite 12.2，利用一個簡單易用的直覺化可部分重新組態設計流程，進一步降低功耗與整體系統成本。此外，最新的ISE版本中還提供一項低成本模擬解決方案，支援嵌入式設計流程。
" v7 t/ z6 H8 v0 T/ ?  
ISE Design Suite部門資深行銷總監Tom Feist表示：「由於系統日趨複雜，現今研發人員必須以更少資源達成更高目標，FPGA的可調適彈性，加上本身可重新編程能力，已成為一項重要資產。賽靈思FPGA從很久前就開始支援可部分重新組態功能，並具備充裕彈性，能在現場進行編程與重新編程。如今業界在成本、電路板空間、以及功耗方面均面臨嚴苛限制，因此需要優異效率，以及符合經濟的設計策略，才能維持競爭力，因此我們更加致力於讓設計流程變得更簡單。」

atitizz

此款可部分重新組態功能提供可立即調整的高彈性，大幅擴充單一FPGA功能。設計人員可在運作時重新編程FPGA某些區域，藉此加入新功能，對於在元件中其餘部分內運行的應用軟體，則完全不會受到任何影響。舉例來說，客戶現階段正開發有線式光傳輸網路解決方案，可開發出多埠多工器/轉發器的功能，並減少使用資源達30%至45%，軟體無線電解決方案可動態交換通訊波形，其他波形仍可繼續運行不會受到干擾，也不必改用更大或額外的元件。可部分重新組態亦讓設計人員能用較省電功能替換掉較耗電功能，可在不需要最高效能時段，減低系統功耗。  
  
& i+ p# u* o. M* G# O- i2 h/ A賽靈思透過一個更加直覺化的設計流程與介面，讓其第四代可部分重新組態方案更容易使用。其中包括一款改良式時序限制與時序分析流程，自動將代理邏輯插入至橋接與可重新組態的部分，並具備完整的設計時序收斂與模擬功能。ISE 12 讓設計人員能運用Virtex-4、Virtex-5、以及Virtex-6等元件，開發各種可部分重新組態應用。
/ o9 n1 g. t) R* I. M  
0 ]8 ^  @" u$ A+ I) t) A針對降低BRAM功耗 持續提供強化時脈閘控功能
賽靈思為協助客戶讓其設計更省電，強化其智慧型時脈閘控技術，降低BRAM動態功耗。透過一組獨特演算法，ISE能自動中斷不必要的邏輯活動，這類活動是主要耗電的來源之一，讓無法套用到RTL層級的功耗最佳化，能在合成後於下游階段進行建置，可降低整體動態功耗最多達30%。從ISE Design Suite 12.2開始，智慧型時脈閘控的最佳化功能，還能透過簡單或雙埠模式來降低特定RAM模塊的功耗。這些模塊提供許多啟動模式：包括陣列啟動、寫入啟動、以及輸出暫存器時脈啟動。大部份的省電成效，都是透過採用陣列啟動來獲得。ISE是唯一提供細分時脈閘控最佳化的FPGA工具，這些最佳化功能已整合在各種布局與繞線演算法中。
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atitizz

針對嵌入式設計提供的模擬支援
: |4 y4 [; [" Q, _ISE Simulator (ISim) 目前已可透過Xilinx Platform Studio (XPS)與Project Navigator工具，支援嵌入式設計流程，讓嵌入式產品設計人員運用整合在ISE Design Suite中的混合語言(VHDL與Verilog)模擬器。新版ISim加入多項強化生產力功能，包括自動偵測與列出設計記憶體，以利檢視與編輯的作業。新增的Memory Editor讓設計人員能透過採用圖形化方式來探測各種what-if情況，不必重新編譯就能強制設定一個訊號內的某個值或pattern模板。ISE 12亦讓設計人員能透過波形檢視器來瀏覽HDL來源碼。  
7 e0 r9 H3 |9 \* d( p  
立即著手設計
ISE Design Suite 12目前正分多個階段分別推出，支援Virtex-6 FPGA設計的12.1版本已於5月3日推出。而從12.2版本開始，可針對Virtex-6 FPGA設計提供可部分重新組態功能，並將在後續的12.3版本加入AXI4 IP支援。ISE 12套件能支援Aldec、Cadence Design Systems、Mentor Graphics、以及Synopsys等各家公司的最新模擬與合成軟體。
  
% K; s# g0 T7 m- X( Z/ G此外，ISE 12軟體內含平均可加速2倍的邏輯合成功能，在進行大型設計專案時的建置執行時間，比先前版本要快1.3倍，而且更強化嵌入式設計的方法。
  
供應時程與售價
ISE Design Suite 12.2 現已開始提供給所有ISE Editions用戶，Logic Edition版本的定價從2995美元起。第四代可部分重新組態方案，可透過選配方案的方式購買，並附有為期兩天的現場訓練課程。客戶可至Xilinx網站免費下載30天試用版。

atitizz

具備AMBA 4 AXI4IP核心、進階版PlanAhead Design與Analysis Cockpit 可提升功耗最佳化   
ISE Design Suite 12.3針對隨插即用之FPGA設計推出支援AXI4介面的IP  
- S; z7 t8 R7 _% H. j+ l! A
7 V6 Q: z. S, N  ~) Y% @8 B全球可編程平台領導廠商美商賽靈思（Xilinx, Inc.(NASDAQ：XLNX)）今日宣佈推出ISE® Design Suite 12.3，並開始推出FPGA領導廠商多款符合AMBA® 4 AXI4規格的智產(IP)核心，可支援系統單晶片(SoC)設計中的互連功能模塊，並針對PlanAhead™ Design與Analysis cockpit(軟體控制台)推出生產力提升方案，同時推出智慧時脈閘控功能，以協助客戶降低在Spartan®-6 FPGA設計中的動態功耗。
  
5 v, _3 E  n0 i% U  o7 H賽靈思公司全球行銷部資深副總裁Vin Ratford表示：「賽靈思是業界第一家針對AMBA 4規格推行標準化的廠商，這是我們支援隨插即用FPGA設計模式互連策略的一部份。和其他廠商的FPGA與ASIC解決方案相比較，許多在AMBA AXI3與AXI4介面IP挹注大量投資的SoC研發業者，其實更適合採用賽靈思的可編程平台。AXI4互連技術原本具備的彈性，能針對效能與空間進行調整，讓客戶能更簡單地整合來自不同領域以及不同IP供應商的IP。這也讓ASIC研發業者能把原本既有的設計及IP全部轉移到賽靈思的FPGA。」   
6 Z; l- \1 K2 {- W  
0 a; }2 S$ z7 v% U5 x賽靈思對於AMBA 4 AXI4規格的推行，表示客戶將可獲得一套一致性的方法來串連IP模塊，並可透過使用與重複利用IP，更加妥善運用設計資源，而且還可更輕鬆整合各IP供應商的方案，這些都可透過隨插即用的FPGA設計來支援。就核心的可取得性，以及組合這些元件的工具而言，此次所推出ISE Design Suite 12.3的版本包含各種強化功能，可針對CORE Generator™工具，能藉由提供連接高度參數化的IP，以節省設計時間，以及能讓研發業者快速配置其系統架構、匯流排、以及週邊元件的Xilinx Platform Studio與System Generstor工具。　
  
ARM公司處理器部門行銷總監Michael Dimelow表示：「各種新設計日趨增加的複雜度與規模，意謂通訊及互連對系統效能的影響甚鉅。AMBA標準的開放特性，可藉由在各種SoC與FPGA的建置中擴充多元化的可用IP，進而加快產品上市時程，為系統設計人員提供眾多好處。」　

atitizz

Mercury Computer Systems公司Silicon IP工程部總監Charlie Frazer表示：「Mercury對於支援各項標準與業界規格的堅持，促使我們遵循AXI4標準，因為其背後有龐大的產業體系支援，並能縮短上市時程優勢，而且和賽靈思的產品藍圖走向非常一致。」
. R% o) `+ n( b2 b' p% _  
% Y( J: V! k# x1 L# J8 ^賽靈思對AMBA協定的採用也讓設計業者能運用各種成熟的ASIC驗證方法，以及現有以AMBA協定為基礎的IP，讓設計業者能輕易轉移至FPGA，作為其運用於SoC平台之選擇。　
+ e# N/ s) Z# t- X! ]7 ?, ?0 }$ i' p        
% I( t+ s) _& {+ XCadence公司System與SoC Realization部門產品管理事業群總監Michal Siwiński表示：「Cadence長久以來持續推出針對SoC Realization的領先業界AMBA驗證解決方案，而我們與賽靈思合作針對AXI4的支援方案，對於那些依賴Cadence的先進驗證IP和企業驗證技術，而將其設計投注於FPGA以運用於原型或生產的SoC研發業者而言是項好消息。我們與賽靈思的合作，表示整合人員可得到許多他們能用的匯流排功能模組，並可搭配任何工具套件，更輕鬆地為其設計建構模型或進行驗證。」
3 X  ^7 Z- M; D: U& H' N# c   
9 k6 E  ^8 c+ l* H: M# S6 J擴充版 PlanAhead RTL 設計、開發與Analysis Cockpit
" ?. T! v, W) v6 d( {% `ISE Design Suite 軟體的PlanAhead 設計工具現在提供一個無縫式「按鈕操控」流程，以及更先進的視覺化與分析流程。PlanAhead工具的控制台還包含Project Management、Synthesis、CORE Generator 整合、Floorplanning、Place-and-Route、ChipScope Pro 工具整合與Bitstream 整合等功能。所有的賽靈思IP目錄，包括各種AXI4 協定IP 核心，都可從同一個設計控制台直接進行存取與搜尋。

atitizz

智慧時脈閘控支援Spartan-6 FPGA
7 c: ^- i/ H/ Y! }5 X2010年5月的第一版ISE Design Suite 12，推出FPGA業界首見的智慧時脈閘控技術，內含完全自動化分析與微調(邏輯單元)最佳化功能，特別開發用來減少電晶體數量，而電晶體數量是決定數位產品動態功耗的重要因素。運用許多獨特的演算法來偵測每個FPGA邏輯單元內的特定連續元件( “電晶體”)，且這些元件在系統進行切換時不會改變下游的邏輯與互連狀態，這項技術最多可降低30%的動態功耗。而此款軟體會產生時脈效能的邏輯，能從邏輯單元層級自動關閉不必要的活動，可累積省下可觀的電力，且不必關閉整個時脈網路。在12.3版的ISE Design Suite中，智慧時脈閘控同時支援低成本Spartan-6 FPGA與高效率Virtex®-6 FPGA系列元件。   
  \# `8 a2 g$ d1 v7 z& O# N) M+ p  
' n' S- Q+ o  {/ e  W( ?) P關於AMBA 4 AXI4 協定
1 C- ~: @, R+ t2 `5 e& S' S" B. yAXI4協定是由AMBA介面規格所規範，這項晶片內部通訊的實際業界標準是由ARM在15年前甚至更早就推出。在2010年3月推出的AMBA 4規格，是由包括賽靈思在內的業界領先OEM、EDA、以及半導體廠商，累積業界長達35年的貢獻資源發展而成。AMBA 4規格包含定義一個擴充版具備AXI4、AXI4-Lite、以及AXI4-Stream的AXI系列互連協定。AXI4協定規範一個點對點(P2P)介面，可解決系統單晶片在效能方面的各種挑戰。它可支援多重時域，以及資料擴編(up-sizing)與縮編(down-sizing)。AXI4規格還內含許多功能，像是位址管線管理(pipelining)、亂序式執行、以及多重執行緒處理。所有這些功能結合起來，可發揮出更高的系統效能，並超越其他匯流排架構。舉一個客戶獲益的例子，賽靈思的嵌入式平台Targeted Reference Design在轉換成AXI4環境後，所提供的頻寬是先前Targeted Reference設計的兩倍。賽靈思的連結與DSP平台Targeted Reference Designs在轉移至AXI4後，可達到相同的最高資料傳輸量，但所使用資源僅有些微增加。   
$ [6 x2 B: z3 G1 x$ u* s8 Q  
+ M9 d+ Q  U) \5 l% M7 b推出時程與售價
* u) }# B9 h. j* _5 [ISE Design Suite 12.3現已推出可支援所有ISE版本的方案，Logic Edition專屬版售價從2995美元起。客戶可至賽靈思網站免費下載30天全功能評測版。欲立即採用或瞭解更多關於ISE Design Suite 12節省功耗與成本的設計方法，以及其他生產力創新方法，相關開發人員請瀏覽網站：http://www.xilinx.com/tools/designtools.htm。

tk02376

台灣，2010年12月3日—Altera公司（NASDAQ：ALTR）今天宣佈Arria® II GX FPGA榮獲「EDN China電子設計技術」所頒發極具威信的「創新獎」中可編程元件類獎項，Altera已經出席於11月17日在中國深圳舉行的「EDN China電子設計技術」創新獎頒獎典禮中領取獎項。
& o: X( c# g1 J9 c$ d+ M% H) c
: [! {& Z- L7 m+ ]6 i/ a5 t0 \這個獎項是最廣泛受到業界重視的獎項之一，是由中國的電子設計專家、大學與協會，以及「EDN China電子設計技術」的編輯所投票選出，一年一度的創新獎代表著在整個半導體產業中，能夠對系統設計團體具有重要影響力，並具有創新與傑出表現的公司。

1 K, T& ]2 Y% a& S2 LArria II GX FPGA具有高達16個6.375-Gbps收發器，以及在1.25 Gbps運作的LVDS，可支援400-MHz DDR3並提供比競爭對手更低50%的靜態功率消耗，這些功能特性與效益，讓Arria II GX FPGA成為市場中眾多應用的理想選擇，像是無線、有線、測試、醫療與儲存應用等。

tk02376

Altera公司產品和企業行銷副總裁Vince Hu表示：「Altera公司非常榮幸能夠連續第三年得到業界的認可，成為創新FPGA產品設計和技術的領導者。這一個獎項代表著Altera繼續成功的交付業界最具創新和技術領先的FPGA。」

- C) ?( n4 V6 r0 `Arria II GX FPGA是單晶片40-nm元件，滿足了很多市場領域的高速頻寬需求，包括，無線市場的遠端射頻單元（RRU）、行動骨幹網路和超微細胞基地台，固網市場的IP-DSLAM線路卡與GPON多址單元（MDU），以及廣播專業1080p音訊／視訊切換應用等其他市場的大量應用。

「EDN China電子設計技術」總編輯Jeff Lu表示：「整合了6G可編程收發器的Arria II GX FPGA，具有同類最佳的訊號完整性，能夠靈活的加速產品開發，而功率消耗也比競爭方案低得多。這一個尖端元件在架構上實現了低成本和低功率消耗，提供工具來幫助解決高速序列收發器的設計難題。Altera的創新產品贏得該獎項是眾望所歸。」

globe0968

賽靈思ISE Design Suite 13全面支援7系列FPGA 提供全新Team Design Flow強化系統層級生產力
創新工具與隨插即用IP強化方案運用開放式產業標準 加速設計、驗證、建置流程   並降低系統功耗
( N8 I& X& V  Q, q7 Q# j, _
全球可編程平台領導廠商美商賽靈思（Xilinx, Inc.(NASDAQ：XLNX)）今日宣佈即刻開始供應ISE® Design Suite ISE13。此版本是獲獎無數的設計工具與IP套件最新的強化方案，能協助SoC設計團隊提高生產力，邁向真正隨插即用IP的目標，鎖定Spartan®-6、Virtex®-6、以及7系列FPGA，其中也包括領先業界的200萬邏輯單元Virtex-7 2000T元件。在縮短開發時間和降低成本的同時，ISE Design Suite 13也提供更好的驗證效能，包括IP-XACT支援的隨插即用功能，和運用時脈重覆功能讓多位工程師能同時進行研發，來縮短設計週期 的新Team Design Flow。
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由於賽靈思目前已推出具有百萬級系統閘功能的FPGA，像採用堆疊矽晶互連技術所打造的Virtex-7 2000T元件，以及將序列、平行、和數位訊號處理等功能整合到單一晶片上、並提供高達28 Gbps收發器速度之能力，這些高度複雜的設計對生產力的需求極為重視。根據國際半導體技術藍圖(International Technology Roadmap for Semiconductors)，若要維持高生產力曲線，業界必需將週期時間縮短50%。由於過半的設計週期是花在驗證作業上，因此ISE Design Suite 13新的CoSimulation硬體功能，以及AMBA®4 AXI4 (先進可擴充介面)匯流排功能模擬模式，皆可提供設計驗證團隊最直接的生產力優勢。

globe0968

加速驗證流程
3 J% E+ z6 I0 U7 q現在設計團隊透過採用賽靈思本身強大陣容的開發板、套件、以及賽靈思的ISE Simulator，可加速模擬週期，將以往必須花費數小時的工作時程縮短至數分鐘。透過即時模擬功能，驗證工程師可測試設計專案中已建置的模塊，其他模塊則能在模擬器中繼續進行研發，能讓整體驗證速度比原來的模擬模式更快，最高可達100倍。新的可選式AXI4匯流排功能模組，也可加在驗證測試平台上，以推動對客戶所提供的IP互連邏輯之驗證，並提高系統整體生產力。

6 S1 c  k6 J/ i: W7 Y0 l$ L: M% ^全新Team Design Flow
ISE Design Suite 13採用全新Team Design方法(請參考利用Team Design提高生產力)，讓各組開發人員可以同時工作，可解決多位工程師合力執行一個開發案時，可能會遇到的挑戰。
% r$ K2 U$ I/ C# Q$ I, `/ n8 w
ISE Design Suite行銷部資深經理Tom Feist表示：「設計SoC所需的複雜工作，光是一個設計案就需要動用多國研發團隊一起合作。不僅HDL需要動用許多工程師來開發，另外還得委任一位工程師扮演整合人員的角色，負責整個系統設計的整合與建置。而這其中更大的挑戰就是，在設計中開發不同模組的團隊成員，可能都來自許多不同廠商。」
# ~8 X+ p8 {0 Y) R! S9 \1 q
3 u* K! V* ~: z2 e! b4 `& A以ISE Design Suite 12的設計保存(Design Preservation)功能為基礎來延伸，Team Design Flow可提供附加功能，讓客戶能提早進行建置，使設計案中許多已完成的部分能盡早確定，而不必苦等其他設計團隊的成員。這項新功能可支援各種先進的最佳化方法，包括可降低高達30%動態功耗的智慧時脈閘控功能、提供更快的時序收斂(timing closure)，並讓設計中其他部分能進行時序保存(timing preservation)，以提高整體生產力並減少設計迭代。

globe0968

支援IP-XACT 的隨插即用IP
. r9 z5 @% B# B( F' m4 r透過加速設計重複運用，ISE Design Suite 13現在可以提供新的符合賽靈思隨插即用計畫(請參考AXI4互連為隨插即用IP趨勢鋪路)的開發標準，簡化賽靈思與第三方IP廠商的開發流程，縮短設計時間。此版本新增AXI互連技術選項，可利用稀疏連接模式的AXI4互連技術，將互連矽晶片面積減少50%。高效能的AXI4系統，可將客戶的互連與記憶體介面系統頻寬提高20%。使用者現在可針對自己的效能或空間面積輕鬆定製系統，以實現最佳系統拓撲。
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4 \0 b9 Y5 q' i' H: G, v賽靈思亦針對其聯盟成員(Xilinx Alliance Program Members)提供一個以IP-XACT為基礎的新款IP Packager，讓聯盟成員能包裝其IP，使外界可在CORE Generator™ IP元件庫外輕鬆取得這些IP。IP-XACT讓客戶在運用賽靈思與其聯盟計畫成員的IP時，提供一致的使用者經驗。而在ISE Design Suite 13中，已有50個賽靈思IP核心支援IP-XACT，在未來一年內所有賽靈思的IP核心都將支援IP-XACT。未來推出的新版本也將開放這項功能，讓客戶能在眾多設計案中輕鬆重複運用其IP。

0 h# E% ?3 ~( E6 A& Z5 r. c  i! h賽靈思聯盟計畫頂級成員Northwest Logic公司的總裁Brian Daellenbach表示：「讓我們客戶可以很容易地瞭解，並使用我們的IP是很重要的。而現在透過在ISE Design Suite中新增的IP Packager，我們就可以在客戶熟悉的CORE Generator環境中提供我們的IP，讓客戶能在其設計中更快、更容易地配置並運用我們的IP。」

  X( |5 g# {3 K! u8 y: ?% h3 z5 {/ n賽靈思為了讓使用者更容易模擬已加密的IP，領先推出符合IEEE P1735規範，並支援AX13或AX14協定的AXI BFM模組，能與主要第三方廠商的模擬器進行模擬互通。今年賽靈思將會為聯盟計畫成員，推出完全符合IEEE P1735規範的全功能加密流程。