【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？

sohappy

我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就
0 j, L; R0 k5 L' T要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一
: z# o* z5 _2 D6 q下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多
9 ?8 z! {2 V  W% r的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！
错误如下：


# errors Violated Rules
+ @, R8 \6 s- m$ j/ Z2 y( t2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
1 k& u: t* n( |5 ~1   Figure Causing Multiple Stamped Connections
& t7 b8 m( j2 v5 e! J" k5 c1   Figure Having Multiple Stamped Connections
4   Label/Pin is on a net with a different name
1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
; O, [. Y1 J5 n4 @* ^1   M3R1 Minimum density of MET3 area [%] =30
- t( |1 }6 \/ @$ m+ ^1   M4R1 Minimum density of MET4 area [%] =30
, h' K' w7 X# M/ H6 k1   POC1 Minimum POLY1 to DIFF spacing = 0.2
& g. K' X6 o0 ^) M  D3 Z13 Total errors found

m851055

1   M1R1 Minimum density of MET1 area [%] =30
-->MET1佔總面積須超過30%
: J' g* i; F  s1 O% f+ x
5 h6 n0 _; r3 }7 J: b- ^1   M2R1 Minimum density of MET2 area [%] =30
; i" U% A" E  e$ T# b& ^1 S
-->MET2佔總面積須超過30%

# _6 m0 D* b$ [  c1   M3R1 Minimum density of MET3 area [%] =30

-->MET3佔總面積須超過30%

1   M4R1 Minimum density of MET4 area [%] =30
( X- O. S% T- r* T1 C' G! V# H; C
-->MET4佔總面積須超過30%
9 j7 B- }" S6 B" L* X
- N# J9 S: n2 E1 d0 F3 f: c1   POC1 Minimum POLY1 to DIFF spacing = 0.2

9 q; V+ l5 |6 S' w--->Poly to Active的spacing須大於0.2um

Oo海闊天空oO

--------------------------------------------------------------------------------------------------------
& r" o- T3 Z/ }) I6 W0 P1   M1R1 Minimum density of MET1 area [%] =30
/ t0 f- C4 E* S9 f! W1   M2R1 Minimum density of MET2 area [%] =30
  I% _$ w2 k+ `" K6 S5 Y" z: w1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
-------------------------------------------------------------------------------------------------------
這些只是密度的問題...
. B3 M: ~, |+ A製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..
但若您沒有要下線tap-out的話..這些應該是不需要考慮...
0 q0 N9 W5 \# v4 x! r但如果你要避免的話...
$ r! z9 R. m# M/ Q可以自行自做一個dummycell..
. O+ D  a, q% U0 w4 g7 T這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um
) y8 _5 F, K# X8 Q( t6 U7 ]就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...
利用這個cell...將使用密度捕齊即可...
: a2 X+ u6 P8 a, W/ v; N! \7 x

, [" J2 z9 K) V8 _" ^1 F+ d2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..
    在發生錯誤的地方...多補一點Body應該就可以了...
" @9 {4 K: Q) r. ]7 o$ X
( P4 |3 a, t8 I( l& [* p9 p---------------------------------------------------------------------------
1   Figure Causing Multiple Stamped Connections
: x# P, T3 U- H4 m2 h! F1   Figure Having Multiple Stamped Connections
4   Label/Pin is on a net with a different name
---------------------------------------------------------------------------
/ N* M& j0 k6 a! N這些應該都是相同的問題....
應該是你當初layout的時候...PIN腳沒有用好...
3 I3 q, [; R6 I, i; `$ M5 U造成重複命名...
2 U( W# v# c) e; u4 i8 C3 ~建議先檢查你的電路圖後...在比對你layout內的PIN腳..
' z8 T, J* [8 {是否有重複命名..

wlyi0928

這裡應該是您把DRC和LVS的error放一起講了,
# v* o! t4 s- F" d: T我把兩種error分開來解釋好了.
以下先講DRC的error.

) c; ^! J4 I& }====================DRC Error=====================
$ @" X1 U: T. O- Y$ B; K2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
3 q/ x1 S/ C$ z
1 O# O  W( y1 K" F. I& I若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
. K& \, m. O7 R8 H* W/ M3 w% w& u此類錯誤在DRC驗證時就會出現了,
不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
! d* a8 B( @) E: A只是我自己把它歸在DRC Error而已.
上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
/ _" O. T+ B& @: \! l4 D但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.

* X" Y. M& A. C' p. p1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
- F6 Y8 f, t8 y3 B1 g& b. j8 I/ [1   M3R1 Minimum density of MET3 area [%] =30
' i1 n( g: w& D, {% V, R8 c% z1   M4R1 Minimum density of MET4 area [%] =30

1 u! ?7 r' N% w4 b& A' L, c以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
為確保製程良率, foundry通常會制定這樣的rule,
6 z* v3 ^3 j5 c6 r4 e4 a4 ~不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
/ r. ~7 [3 _9 G3 F以及要用來補metal density的dummy cell的size及其所需間隔的space,
則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
應該在蠻後面的地方, 您可以翻Design Rule看看.

1   POC1 Minimum POLY1 to DIFF spacing = 0.2
, ^. o2 l0 ?, s. g' w/ S
上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
$ F' C7 R% t3 A  F: g! b( |* d個人猜想, 以及根據經驗的猜測呢...
很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
  y* N- |2 b: i( U- n6 P而此點與上述的metal density無關, 是一定要修改的DRC Error.

( J3 B# N3 o( P6 g4 j2 X====================LVS Error=====================
8 m$ a& J6 t$ m/ m# ]# T6 y% d再來是LVS的Error:
: {% b- [4 [2 a# I. B
4   Label/Pin is on a net with a different name

+ \+ P! E' U4 [0 B5 e這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
% {8 ]/ J) Q- o: v' X  V廣義的來說, 一條metal線(或應該說是一個節點),
  E! f! G3 B7 l5 R/ [! s絕對只能有一個名字, 也就是它就應該只能打一個pin,
& D" P2 ~% Y/ @& S( N2 `# N2 c我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
# W1 s0 O5 C8 t* L7 z/ k# d0 A' m那麼這一條error應該就能夠解決了.

2 _0 ^1 K% E  t1 D3 T6 I  ^9 R5 y9 c. n1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections

. |% y, _9 O$ w7 J這兩條的話呢, 如果沒有意外的話,
, d3 n% O0 o  n  f其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
* Q4 k5 E0 H: T" |/ e所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
- ~5 l; m  `! Y. A6 @% [照理說這兩條就不應該再出現了,
1 T3 E8 ]: [9 k若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.

$ ^6 B; X! _2 N6 F/ J) ~最後補充一點點東西...
1 R' x* [+ V) N$ U( D  l! Y- X看您發問時候的問題排版, ERC那條排在最上面,
所以我猜有這幾種情況:
1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
5 h! h2 H3 U3 e* z# j2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
$ l2 p' N& {3 N) }5 u) N3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...

8 M6 [4 \$ z5 P" m7 @. {一點點經驗, 希望有幫上您的忙!!