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I/O在公司裡的確"應該"要有專門負責設計的designer的, 不過好像也不一定, 6 H( o1 s& A2 p( J5 Z" V% F) w: p& p
我也看過有公司沒有專門負責設計I/O的designer, 就是資深的designer親自下場design I/O了...
8 ^ q( R, D' N. N4 B( D8 t畢竟ESD structure還真的有其困難點在......真的不容易呢,) J! ~9 |% x4 e* j0 c K
尤其在沒有元件model(例如:可能現在這個project用的model裡面就是沒有SCR架構的model)的時候,2 l& c) y5 H0 m6 d& b
要怎麼用其它的架構把SCR做出來呢?? 這個就夠頭痛了吧...
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, w. y6 \; h9 o. e不過呢...老實說公司裡也不見得每個I/O都自己設計, 只是某些特別的時候會這麼做罷了,
3 o0 f1 Q! O) a% Q/ j那當然了...若是自己公司裡的designer要設計I/O的話, 5 B/ }% w: X% L6 P# D) W1 X
佈局工程師就也要上場囉!!
% p. F Z6 m' Z- h) @* z所以我覺得啦...佈局工程師應該要懂一些基本的ESD相關理論才行,5 S* ?3 ` t0 P1 N$ p5 W+ x
又, 這麼說來, 佈局工程師什麼都至少應該要懂一點的啦, . Q2 e! T! q6 X8 ~+ U8 p
老實說真的很辛苦...我自己曾經做過, 所以我知道...$ Q% P( k) X; }# y( p
. v1 `9 Y2 Q3 R再者, CIC提供的TSMC 0.35um 製程的I/O的確是如此沒錯,
1 c- Y) q) H: j+ G" T5 G/ m我們沒辦法整顆chip去跑LVS, 只能跑DRC, 而且裡面有幾個I/O會有metal太寬的問題,. J: z" r& U) U$ W% O2 [
因為是TSMC沒有再做更新, 所以可以視為假錯, 但實際上應該要挖metal slot的.
* j0 B9 b1 Z+ Z, x( u' [5 g# F" Y不過有CIC另一種跟工研院合作研發出來的I/O, 是整個連I/O的gds檔和netlist都有release給學校的,6 e0 S: F$ E5 L1 H& }
這一種就可以自己加進來跑POSTSIM了.1 I: e1 D/ |& {9 `6 H# ~% a
我曾經stream in 進來看過...老實說跟TSMC提供的I/O形狀差很多...' o/ m9 {1 t+ w4 t+ Y
而個人比較不prefer CIC和工研院合作研發出來的那種, 所以就沒有用了.......
( q$ n- d6 A& S% h$ |% J3 i當然也可以用自己畫的空pad, 如果沒記錯的話, 好像以前是叫做"pad window",8 r8 }/ o3 e! `" C6 g. H/ _
就是只有I/O要bond出去的那塊pad的部份而已, 因此必須要特別注意ESD的問題.4 S8 ^: x8 y; }
7 m7 W1 C7 A) v. D7 A- Q" r我記得以前在公司上班的時候, 當然I/O的部份是一定會用有ESD protection的I/O啦,1 R- b+ a" `8 }% q& n( Q1 ~; C- F. O
除此之外, 在core裡面直接接到input/output I/O的device, 0 [+ g$ z- u3 Y! p5 d
其drain端也會再用ESD protection structure的design rule來再做一次internal的ESD protection.
1 r9 f& |8 o7 _! Z5 ^* ^ d. G電阻, ESD implant, 還有忘記是叫什麼名字的layer去了...SAB之類的吧...etc, 其實也都是常常會用到的,
% w6 K1 v8 j7 [ A- ]6 l與ESD protection有很大相關的東西呢.) f/ a9 F; [, N0 y6 n* |# B
可是在學校裡面, 老師就會問你說, 為什麼你用了有ESD protection的I/O, E6 B+ F7 q5 z9 l% ^: I; ?% B
core裡面還要再做internal ESD protection呢??
1 E, A5 }( D) n/ m W$ `' b" h---阿我想就是為了保險起見, 在core裡面再做點ESD保護, 這有什麼好講的?: r, B2 {8 \% Y& q& z
老師就會說, 他們以前做的時候沒有人這樣做的...
. _6 C' n) ~/ q+ u, z' z( g, O---廢話, 老實說有很多老師沒在公司服務過, 有一些東西業界的考量他也不管也不聽,
& c$ v: ]4 _1 G# T; y就是一定要堅持說他"以前"做的才對...誰知道那是幾百年前??) a2 r6 ?" @3 }2 o
我不知道別的學校怎麼樣...但至少我的老師就是這樣,6 A% q1 J. ~- J5 E
永遠停留在他那個"以前"時代, 永遠都不會求進步, 也永遠覺得他自己講的對...
. _7 K* A- K- m5 U [有時候真的覺得很感慨!
6 t8 b! O$ R$ H4 Z2 R- Q8 }, M3 p: N( @. r6 `; P# d
說到POSTSIM, 照理說whole chip的POSTSIM應該要含I/O進來跑的才是,/ |( j+ O1 g0 C4 ]9 n
雖然說正常需要的訊號灌進來的時候, I/O內的ESD protection circuit是不會動作的,
3 `. q: R4 _2 S2 N/ [# g: r% X1 y8 R但是I/O的面積老實說很大, 由bonding輸入我們需要的訊號之後, 再經過一大顆I/O的input路徑,
) P+ \! @% \$ h: |) ]8 X2 A# F& ~! {是否會造成輸入訊號的衰減呢?? 我想這個真的是值得考慮的問題...(老實說我覺得會啦)...
+ r; U- b5 {" r* _! I( F( R據聞學校可以透過申請, 然後連到CIC, 用nanosim來跑POSTSIM,
2 M) @6 ^1 \0 }% @如此應該就是有把I/O包括進來的情況下, 這樣子跑的POSTSIM應該比較準吧...& ~0 y: ]6 t$ X2 W& [1 B
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不知道公司裡的designer都怎麼跑POSTSIM呢?
1 t4 t1 I" v) E) ~能不能請在公司裡服務的designer們幫我們解答一下這個問題呢?
5 K& D3 X$ h- r3 y# @( V老實說, 以前還在公司上班的時候, 若是有帶project的話, 負責的工作也是做到tapeout為止,
" J/ ^+ S& q+ y: Z, k若是自己是在一個project裡的成員, 就負責好自己的block就行了,
; J0 l% i7 z! y# P) |- Y# C一個cell或block做好之後, designer要抽RC, 我們就負責抽給他, 後續他怎麼跑的, 這個我就沒有問了.9 O/ z4 f0 r( J) S: y
不過我當時沒想到whole chip的POSTSIM這個問題,# H! z8 d/ y- e
老實說啦, 當時什麼都不懂, 也沒想到會有這樣的問題...1 I; x: K; Y9 c
whole chip要跑POSTSIM的話, 是否有含I/O呢?, ~) \" ?# a% Z0 r, D' i
在學校我們自己跑一個core的POSTSIM都要很久很久...跑到起肖...* |1 h4 N% e4 ~) C4 L( p! o S! b d
經常跑到硬碟滿了還跑不完...真是一整個很"囧"的情況...$ @9 V1 g( Q. H
可是我又不想連到CIC用nanosim去跑,
: O& z" a a! s; o3 C! u因為要是學校網路斷了的話, 要怎麼把自己當初跑的程序叫出來呢??& G8 i# t" e- ?4 v* B
" x7 D. E8 i' h( a* t) H在學校裡跑POSTSIM真是一件令人煩惱的事...2 s6 K6 O: N' @# t- R0 w6 r% k
(尤其當你遇到小氣的老師, 不肯花錢買足夠的tool那時候...真的我只能說"欲哭無淚"啊......)
1 l. y/ W1 O, e; r9 L: [ p7 |一整個大囧!! |
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狗仔卡
發表於 2007-9-2 08:57:27
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