|
|
I/O在公司裡的確"應該"要有專門負責設計的designer的, 不過好像也不一定,
: N6 p' w; s" g D6 j: |我也看過有公司沒有專門負責設計I/O的designer, 就是資深的designer親自下場design I/O了...
! P" o a& }$ t& B. a0 }畢竟ESD structure還真的有其困難點在......真的不容易呢,4 J B6 ^ o6 a- p8 J D- l
尤其在沒有元件model(例如:可能現在這個project用的model裡面就是沒有SCR架構的model)的時候,* {& q. x3 `: ?% l6 Z( M
要怎麼用其它的架構把SCR做出來呢?? 這個就夠頭痛了吧...
9 o% k7 W- _) [% [9 c) V% w$ W7 u3 h0 J0 I- t
不過呢...老實說公司裡也不見得每個I/O都自己設計, 只是某些特別的時候會這麼做罷了,$ f2 i4 i( ?0 l% j) _4 A; {# s0 E
那當然了...若是自己公司裡的designer要設計I/O的話, 3 e4 e0 P( F" C1 Q2 T
佈局工程師就也要上場囉!!/ C3 O' z! e, {3 P3 p0 X/ s4 E
所以我覺得啦...佈局工程師應該要懂一些基本的ESD相關理論才行,
" H8 Q' b$ J% L6 S: b0 Z又, 這麼說來, 佈局工程師什麼都至少應該要懂一點的啦,
7 c7 S' z, p# V1 ]老實說真的很辛苦...我自己曾經做過, 所以我知道...
# f6 S& \$ ?. i* V& ~ N5 i" q/ |& y9 o h
再者, CIC提供的TSMC 0.35um 製程的I/O的確是如此沒錯,6 c0 B& d# @6 h$ \4 Y+ z
我們沒辦法整顆chip去跑LVS, 只能跑DRC, 而且裡面有幾個I/O會有metal太寬的問題,
: R. j9 `0 M @4 S9 o因為是TSMC沒有再做更新, 所以可以視為假錯, 但實際上應該要挖metal slot的.
* y* v8 x# w9 O" s& B; J不過有CIC另一種跟工研院合作研發出來的I/O, 是整個連I/O的gds檔和netlist都有release給學校的,
2 Z1 l+ E" S$ i8 R這一種就可以自己加進來跑POSTSIM了.
. ?6 ]# h) y, u5 D7 v$ {我曾經stream in 進來看過...老實說跟TSMC提供的I/O形狀差很多...
% Y) \1 }6 p0 E: z+ q( b而個人比較不prefer CIC和工研院合作研發出來的那種, 所以就沒有用了.......
. K* D1 s+ k3 W" t% u當然也可以用自己畫的空pad, 如果沒記錯的話, 好像以前是叫做"pad window",& N* M1 n4 u( s/ a7 O/ `
就是只有I/O要bond出去的那塊pad的部份而已, 因此必須要特別注意ESD的問題.
. ~: {( h4 r0 _- ?6 J: l T, }% W- W. s: n9 @6 ]" A5 E* i2 n
我記得以前在公司上班的時候, 當然I/O的部份是一定會用有ESD protection的I/O啦,
6 i, T' V$ f8 j) h, w除此之外, 在core裡面直接接到input/output I/O的device, - e u, Q, V, j$ n* y+ p& z
其drain端也會再用ESD protection structure的design rule來再做一次internal的ESD protection.6 s* F& }2 m* E8 t8 S
電阻, ESD implant, 還有忘記是叫什麼名字的layer去了...SAB之類的吧...etc, 其實也都是常常會用到的,
* }& }- G1 F4 H& F與ESD protection有很大相關的東西呢.
0 N9 m. T9 X$ ~7 w可是在學校裡面, 老師就會問你說, 為什麼你用了有ESD protection的I/O,& j) D$ u1 ^% H# Z. k7 d3 q
core裡面還要再做internal ESD protection呢??' h# | ~% ~; b" A" c
---阿我想就是為了保險起見, 在core裡面再做點ESD保護, 這有什麼好講的?! t6 v) ^0 f# C% O
老師就會說, 他們以前做的時候沒有人這樣做的...
3 i( Y& M: @" t, o---廢話, 老實說有很多老師沒在公司服務過, 有一些東西業界的考量他也不管也不聽,
3 K2 ?2 z5 a! T6 Q; R" A% W就是一定要堅持說他"以前"做的才對...誰知道那是幾百年前??: k; u; e+ e* @, v- Z7 t
我不知道別的學校怎麼樣...但至少我的老師就是這樣,
Z: |+ X( p' d永遠停留在他那個"以前"時代, 永遠都不會求進步, 也永遠覺得他自己講的對...
) C2 H1 |7 J+ p+ {有時候真的覺得很感慨!
9 I9 e3 ]# l& Q% Y: e: r; B! ^* `2 U( Y8 H! r1 C+ a
說到POSTSIM, 照理說whole chip的POSTSIM應該要含I/O進來跑的才是,
, I8 y* z M- X4 ?7 Z1 T3 `& P雖然說正常需要的訊號灌進來的時候, I/O內的ESD protection circuit是不會動作的,4 G, a' a) F7 w c9 _
但是I/O的面積老實說很大, 由bonding輸入我們需要的訊號之後, 再經過一大顆I/O的input路徑,0 v: \$ G; m- H4 d1 [
是否會造成輸入訊號的衰減呢?? 我想這個真的是值得考慮的問題...(老實說我覺得會啦)...9 S3 ~$ T) F( z' s4 O* k
據聞學校可以透過申請, 然後連到CIC, 用nanosim來跑POSTSIM,
* Y9 c; }* C- `: ]0 ]如此應該就是有把I/O包括進來的情況下, 這樣子跑的POSTSIM應該比較準吧...
/ X5 d( x; s* P, q: p1 u
' ]; e1 P) N) K6 W' S& f不知道公司裡的designer都怎麼跑POSTSIM呢?/ }0 A, O& M* m8 r! ~9 S
能不能請在公司裡服務的designer們幫我們解答一下這個問題呢?
" V. s) J% T/ x" [: X& O- v$ y! l老實說, 以前還在公司上班的時候, 若是有帶project的話, 負責的工作也是做到tapeout為止, v, @3 K y+ I, r0 g& P, `4 e
若是自己是在一個project裡的成員, 就負責好自己的block就行了,- k1 [5 k9 o6 Z3 r0 W
一個cell或block做好之後, designer要抽RC, 我們就負責抽給他, 後續他怎麼跑的, 這個我就沒有問了.' _7 c6 _0 w7 X8 m! }5 s
不過我當時沒想到whole chip的POSTSIM這個問題,
. I1 E/ |$ a6 F1 |老實說啦, 當時什麼都不懂, 也沒想到會有這樣的問題.../ i4 i- H9 A8 c, x* l
whole chip要跑POSTSIM的話, 是否有含I/O呢?4 w, ` M6 }; d' B
在學校我們自己跑一個core的POSTSIM都要很久很久...跑到起肖...5 q# P k2 X- h0 k. q
經常跑到硬碟滿了還跑不完...真是一整個很"囧"的情況...
. \9 D4 g( ?5 A9 b {) z. T2 C; B4 S可是我又不想連到CIC用nanosim去跑,7 S, I" C- i1 |( k9 U0 ^/ a
因為要是學校網路斷了的話, 要怎麼把自己當初跑的程序叫出來呢??& V4 p0 e/ L5 u8 B. U; y
4 B1 n3 t! A' \+ _- ?在學校裡跑POSTSIM真是一件令人煩惱的事...
' @2 m8 f1 K5 |; e(尤其當你遇到小氣的老師, 不肯花錢買足夠的tool那時候...真的我只能說"欲哭無淚"啊......)( ~( e$ y& t1 p) Y2 p* }
一整個大囧!! |
|
IP卡
狗仔卡
發表於 2007-9-2 08:57:27
= =
QQ好友和群
QQ空間
騰訊微博
騰訊朋友
收藏
分享
頂
踩
分享
提升卡
置頂卡
沉默卡
喧囂卡
變色卡
搶沙發
千斤頂
顯身卡
樓主