電路模擬上最頭疼的問題

chip123

瞭解一下大家在電路模擬上曾經碰到過哪些問題。願意分享些經驗者，賞+3 RDB 以上!

brian_shu

大家好,
+ T! m. y$ r7 D2 {! ^1 Z& s" l9 T
我是 NB EE Simulation engineer.
4 {. @" k2 {! i$ D我覺得最大的困擾是 有些資料無法從 IC 提供商那邊取得
. S% j4 `, |7 J3 [5 m(例如 IC Package Model with power/gnd effect 對Power Plane 是理想的設定下 是不需要上述的資料 可是要做 SSO/SSN 或 Power Integrity 時 就很需要這些Data.)

/ H! A+ M$ {4 v8 D3 Z: z資料或模型不足 很難做到後續EA的驗證~
+ R4 D$ y! W+ e/ _; j
這是我目前 做困擾的事~

henrylai

PoSim時間過長

masonchung

請問您如何做SSO/SSN 或 Power Integrity ?
- n+ A( z. \& p! z用啥軟體模擬呢?
9 e4 L* `9 ~8 N5 T* s3 f; o0 \) m: ]
% b+ U% ]- R) ~我蠻好奇的是NB EE Simulation engineer要做那些模擬?

andy2000a

不同 case 要分開說
' u$ u$ H- p. _. H% F$ m" v* y9 g
7 L& F3 R* h2 |3 P: @1 \/ X8 vSOC design : digital 很多 analog 一部份 .. co-sim 要很久  因為 兩邊要互相等  萬一 analog 很慢
9 {/ _+ _! W5 {7 ?1 G   但是 不跑又不太行 , 除非使用 behavior
$ Y/ z' a; [- f( g1 H2 |: RHDL :  如果電路大 post-sim要花不少時間
. u2 `7 [5 e7 h( l- |; g  Manalog :  不準  就算 hspice 還是一堆不準 , 還有 postsim  還有會發散  
1 ~) K9 Z8 }- ]& C$ D1 xRF :  noise 問題吧

edward0519

模擬軟體準確度差，很容易造成Sim Engineer自信心不足，
& w& @9 S9 D$ ]7 f) E% C/ j總是無法找出最適合的論點去解釋issue。
0 C/ K2 d2 @& i7 C) l9 c% n* n模擬軟體收斂度差，在HSPICE相當常遇到，
8 y1 d1 s6 {* R; m9 y雖然能利用某些指令將其收斂，但相對的也會影響準確度。
軟體無法支援multi-port S參數或w-element，
0 I- V2 Y9 `+ T; f我想目前不支援這兩種格式的sim軟體，應該沒辦法存活在EDA界吧！

ahsi

基本上我是覺得有兩個地方
$ V2 n5 n  S! i* B/ @3 W第一:軟體的模擬時間太長。(等到要睡著了)，只好犧牲準確度囉!!
) \2 `( \8 h$ Q; Q2 H第二:軟體的收斂度要注意。。。

yhchang

有些電路的模擬  一定要用準確的軟體來跑
但是又會花很長的時間模擬
所以最後就變成  自己作電路計畫的時程非常重要
不可以把要跑很久模擬時間的工作擺在最後做