請教power on reset電路??

ainge

請問各位先進, power on reset電路的工作原理??
或是有相關的資料呢?
Thanks!!

monkeybad

Power-on reset have two tasks
1. Ensuring that the processor starts at a known address.
0 f  B% ]. W' T2. Hold the reset signal until three events have occurred:
+ s4 q1 x- t: M0 y9 G(1)the system power supplies have stabilized at the appropriate level;
(2) the processor’s clocks have settled;
- \2 E2 \3 Q8 {(3) the internal registers have been properly loaded

1 d. \5 f# j1 w2 a+ H( R6 \5 C電路設計難度在於通常要求非常省電(<3uA) 而且在切換電壓要求越來越低時會越來越難設計
( y, K6 Z3 O; H  x以前舊的架構是用R C去做delay
. k* i8 g$ Z) \6 r" _9 F在比較現代的IC是用OSC Clock做delay 假如在配合DFF就可以做switch debounce
立琦有出一顆RT9801A/B 可以參考一下 另外MAXIM也有出相關的也可以參考
. [2 Y, A' A( _' u
9 a+ c5 ?' `! @5 \我以前有設計過一顆 但是我是看很多家的datasheet自己拼湊的
雖然規格不是完全符合但是還可以用
4 c8 S. A$ G% v2 t) z$ G) u' ?至於真正的電路是怎樣弄的還請有經驗的人提供一下意見吧

: G: J2 h9 a$ [7 L大致上我的電路原理是這樣
5 j  c- Y( X( D9 K1 A, @基本上就是 先產生一個參考電壓 通常是用bandgap去做
# d0 s* o2 D9 P. W然後在把輸入電壓接到很多個串聯電阻做分壓
然後把電阻的分壓與bandgap電壓用一個比較器做比較 得到一個trigger的信號
這個trigger信號經過一個delay機制 delay機制是用OSC震出一個clock還有經過一連串DFF來達成delay的效果
0 g5 R8 \, \5 q8 |然後系統在剛開始Power on時就會送一個reset的信號
3 Q3 O0 j' |$ @5 E: v! x7 ^% h) X現在用這個trigger信號去把reset信號鬆開 (用邏輯閘去做運算就可以了)
也就是原本強制reset的信號可能是low 現在經過一段時間鬆開後便為high 然後系統就開始正常的工作了

$ S: |1 v/ q) z9 [7 j, E另外還有切換電壓時要加一些類似遲滯電壓的電路 以免電壓有noise或是不穩忽上忽下 reset就一直在那邊切來切去

, y5 V2 S9 A4 B8 O# d( _1 k[ 本帖最後由 monkeybad 於 2007-8-3 05:01 PM 編輯 ]

sjhor

哈哈  說的很清楚唷!!
& j$ Q( \; ^5 ^; L: f$ B% V不過以上的電路都相當的複雜!!
. g- B1 ?, s- _) w) q若是  IC 內部所需要的 Power On Reset 電路!!
; ?; f4 e  l- z, i& T' f通常是簡單的RC充放電加上 有遲滯的 inverter 就可以唷!!
這個  只有在 Power On 瞬間才會吃電  其他時候都不會有電流!!
我想  如此應該就夠唷!!
不需要太精準的電壓轉換值和精準的 delay time 的時候非常好用唷!!

至於電路!  trace or 找人家的 patent 就非常多多唷!!

finster

補充一下我們自己的作法
3 O1 ]# e! e0 q我們也是用R-C的方式來作,不過,是用diode-connector 的MOS R和MOS C作R-C
* e# k+ Z+ L; Y9 x( l* G另外,我們不用inverter,而是用schmitter trigger(中文該是翻作史密特)來取代inverter,因為Power ramp的時間在不同的系統下會有所不同,而且Power noise也是無法確定的,故而用schmitter trigger來製造出一個window,使得抗Power ramp noise會有比較好的效果
再來,因為使用R-C,故而schmitter trigger的input端並不是最高電位,會使得schmitter trigger在Power supply穩定後有current在消耗,為了避免這個現象,我們會在R-C的連接端用一個weak PMOS,當Power ramp未達穩定時,這個weak PMOS為OFF,同時Power-on-Reset處在reset的情況
, p6 i) r4 {7 u4 u% S9 F" G6 r在Power ramp檼定後,Power-on-Reset處在off的情況時,weak PMOS為ON,讓R-C端拉到最高電位,使得schmitter trigger不會有任何current在消耗

klim

回復 2# monkeybad
# `* u* M3 {0 C$ W4 e0 T1 {$ c

    請問您的"遲滯電壓"circuit怎麼設計?