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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › [問題]關於某篇文章設計capless LDO 的 PMOS
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[問題求助] [問題]關於某篇文章設計capless LDO 的 PMOS

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1#
發表於 2014-7-13 22:36:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位先進們
$ ~6 {0 n, y3 T( u. c# E                                                                                / K8 F! W& u8 c1 ~9 A6 J
請問有誰拜讀過Robert J. Milliken 在 IEEE Transaction on circuit and system4 j! N9 v8 W1 C# Y+ }" N; ]
                                                                                
- d& E. S! q' j' y1 f1 F- d  x在2007年"Full on-chip CMOS Low-Dropout Voltage Regulator"，在文章的後面Table3
8 I7 q5 F' W$ X$ t9 g3 j                                                                                
8 A# U1 o- }- Z1 E, ~, A; l( N提到pass transistor 設計的尺寸W/L=40000 且只要流過10uA就可以得到Gmp=3.2mA/V
$ \; s# h8 p% O- K  u                                                                                / M' y* a, _) G) `$ W( N% u! @8 H) y
以及CGS=100pF CGD=26pF ‧我是使用hspice模擬單顆電晶體，發現至少需要Id=100uA5 Y) g" S1 r: x
                                                                                ; P6 o, W3 y, B7 D) i
以上的電流才可以得到Gmp=mV/A等級的大小，還是我誤解他的意思，請各位先進指教一下
3 G) k" r. F4 L( c+ A. B  M                                                                                
7 c3 l3 A- G  |" z感謝
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2#
發表於 2014-7-30 15:02:50 | 只看該作者
跟bias條件有關7 o+ n- R: \" ?* o+ ~$ {
W/L=40000, Id=10uA, PMOS是bias在weak inversion; y! z5 g9 ~( V$ `+ P3 @
gm 本來就大: b: D$ D5 b% F7 k# X. `+ A
至於模擬的方式, PMOS source 接3V, drain 接2.8V
4 o. f: d7 g2 e' j掃gate電壓看電流, 找Id=10uA下的gm
: y) l' O* w0 N7 X9 Y前提是你的spice model 有cover weak inversion (通常不太準~)
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finster
3#
發表於 2014-9-19 08:39:48 | 只看該作者
這幾年的cap-less LDO走向運用adaptive biasing or dynamic biasing的研究方向) R7 Q) i- w( f3 r
2007年那篇算是比較早期的作法了
) J4 [; z$ t4 c' h% {( v( Y4 v6 {且如同jackrabbit所言,PMOS's size那麼大又要能有那麼高的gm,確實是要在weak inversion,而且,那也要看Foundry所提供的device model是否夠精準,我前陣子在作cap-less LDO時,就曾發現用SPICE model和用Spectre model跑出來的結果差異甚大
/ @3 i& i$ X" t後來仔細追究,發現是
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laasong
4#
發表於 2014-9-20 13:14:42 | 只看該作者
來看一看7 g1 J. m9 p  d1 S' o$ i8 w
capless ldo真的需要考慮更多的是  補償  voltage drop
5 s: h. M% P, @) A傳統作法都是還會在layout有空間的地方塞一堆電容- v. }( U/ [+ S
比較新的作法本身是還沒試過  畢竟  公司要的是做出來的時間而不是讓你慢慢研究阿QQ
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finster
5#
發表於 2014-9-21 11:43:24 | 只看該作者
現在的cap-less LDO走的是low quiescent current的error amplifier
! F$ |  M1 R% R: H以前,error amplifier的quiescent current可能是20uA~40uA不等,但現在卻是要求要在低於10uA以下,甚至在某些condition下要在0.1uA下
8 \8 y5 [+ W1 N% l* X4 R+ j& t9 l2 E# z) v, ~
以前會覺得不合理,但,現在競爭對手都做出來了,相對的就會被要求朝此規格去設計,畢竟公司出錢請你,如果你又拿不出相對等的成績出來,想當然爾結果也可預想
0 T# U3 W9 I. B) D: S1 l這是RD的宿命, M! A' h4 q) v' T. W1 Y6 a
. \1 o% |# x8 ^# p# j% q9 L
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hoodlum
6#
發表於 2014-9-24 12:50:33 | 只看該作者
cap-less, low quiescent current 有時跟要能快速response output voltage
2 q$ s. f3 |# T# V9 C) h/ \9 k! }drop 同時滿足, 直接想還挺困難, 上來看看是否各位大大有獨到見解
, y0 z/ d& v* b# N$ P; b可以學習一下
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8#
發表於 2015-8-29 21:29:55 | 只看該作者
又要馬兒好，又要馬兒不吃草，IC設計很多時候都要做『trade-off』。
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9#
發表於 2015-9-19 13:11:07 | 只看該作者
最近有一些需求，需要用到capless ldo，來參予討論一下
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10#
發表於 2016-6-25 22:51:24 | 只看該作者
感謝分享。我來研究研究一下
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11#
發表於 2016-8-12 00:59:41 | 只看該作者
感謝大大們的討論! ^0 [2 t. [# _3 L
小弟來研究一下
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12#
發表於 2016-9-20 10:36:22 | 只看該作者
最近正研讀這類電路,還不清楚設計考量; ?( |- e$ y* W4 H% c3 Q
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Juneje
13#
發表於 2016-12-6 16:19:12 | 只看該作者

! J/ K4 R4 z- k4 d1 OThanks for your sharing  It's a good reference for me.
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shuangzi
14#
發表於 2017-2-20 16:49:40 | 只看該作者
感謝分享。A good topic to discussed.
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shuangzi
15#
發表於 2017-2-20 16:51:52 | 只看該作者
大大見解獨到, Thank you1 b) d7 b/ R: H2 O% @" N

, W5 Z8 ?+ M4 Z2 k7 z4 S
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16#
發表於 2018-12-6 17:18:28 | 只看該作者
最近讀這篇也有一堆問題 0 H& A1 d5 D, J
極零點分析 和 電路的動作原理都有不清楚的地方
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mky95361
17#
發表於 2019-1-6 20:45:51 | 只看該作者
想看一下隱藏內容                     
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18#
發表於 2020-8-6 11:19:22 | 只看該作者
  看下  是 發現如何 設計  capless  LDO
$ _1 f  a* X" i4 ?: g; U5 k/ ]: s
, f" X, _6 p7 s4 g* {' B" |5 N4 s9 i3 X, u+ [) Q! m- X
7 E* k! @% f& @( v) K1 W
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20#
發表於 2021-2-5 14:27:40 | 只看該作者
想看一下隱藏內容;感謝分享;感謝參與討論,謝謝
$ e3 k1 Q& [4 B& q+ z) o
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