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賽靈思的Floating-Point Operator核心可讓各種浮點計算作業能在FPGA中執行。當透過CORE Generator工具產生核心時,該作業即可確定,而現在則由System Generator來執行這項工作,同時每項作業變數有一個共用的AXI-4串流介面。以往客戶可運用CORE Generator中的完全客制化精度浮點運算IP,在單賽靈思FPGA元件中加入浮點運算設計。然而,要採用這種設計流程,業者必須了解VHDL或Verilog語言,而且對DSP研發業者來說模擬作業亦是一大挑戰。但有了ISE Design Suite 13.3設計套件後,研發業者現在可透過運用The Math Works’ Simulink®的各種模擬功能,從更高的抽象層了解他們的系統,可確保設計對精確度的要求。
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. J2 k! O- D$ d! PISE Design Suite 13.3 設計套件也加入了Red Hat Enterprise Linux 6作業系統,並針對邏輯、嵌入式和系統版本用戶提供加強的生產力功能。所有版本都內含隨插即用IP的加強功能和支援7系列 FPGA。嵌入式與系統版本內含Platform Studio簡單易用的強化功能,其中包括全新的圖形化設計檢視(Graphical Design View)功能。邏輯版內含支援PlanAhead™設計分析工具的生產力強化功能,包括針對HDL檔案的圖形階層檢視器(Graphical Hierarchy Viewer)。 r3 V c0 \; K; B- S* c
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客戶現在即可上網下載ISE Design Suite13.3設計套件,並可馬上著手進行設計。另外,客戶還可下載賽靈思最新有關System Generator中浮點運算支援的白皮書(請參閱浮點運算DSP演算法),進一步瞭解IDS 13.3如何提升生產力。客戶亦可至YouTube網站觀看介紹浮點運算支援功能的相關影片。
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所有ISE版本現可提供全新的ISE Design Suite 13設計套件,邏輯版售價由2,995美元起,可以支援32位元與64位元的Windows 7作業系統。客戶可至賽靈思網站免費下載30天的全功能評估版本。 |
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