懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？

CHIP321

: j4 g/ `8 s. A; }9 V  ~$ A多次測試中
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) P& v/ t$ t! b# H. U

VSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。

/ L/ q- f) f4 N9 N1 w% \( y疑惑很久了，也見過別的朋友提出過這個問題，誠心求解
% _3 ]0 _( o1 |( Q; x: B
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9 C8 i( u/ B) g# ?0 CPS：
4 ]* k6 I" x% M1假設電路結構是模擬+邏輯電路，無SR
2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值
, I( V: z) J- w4 g, b+ I1 {& ~3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset
; j( J1 C% `7 m& j( P* ~
# s8 A3 o; e6 f) V# k; A; l7 `

marvel321

我的理解如下，希望LZ采纳：

/ b3 U1 I; m) w3 g/ ~1 B" N/ R假定在线路中有一个MOS管，Drain接到Pin，Source，Sub接到Vss，Gate接到内部电路。
假定初始状态整个电路处于0电位，
Pin-Vss正电压时，Drain端电位升高，由于Gate到Drain之间寄生电容的影响，Gate仍处于低电位，因此该MOS管处于关断状态；
2 J6 K0 v. X+ @- X# EVss-Pin负电压时，Source，Sub电位降低，由于Gate到Source，Sub寄生电容影响，Gate处于高电位，，此时MOS管处于开启状态；
1 J/ t9 w+ Z* f* ^9 L
7 C4 K, l: X0 |' ?7 Q; u% n/ N如此，在两种测试方式下，MOS管的状态不同，也就造成HBM结果不同。

sendow

首先要先考慮電路佈局的問題: 1. 是否有其他寄生元件
6 B& S$ L! a# D1 o                                                            2. Junction順逆偏造成的差異

再者如果是單顆元件應該有接近的HBM level
1 i0 [# z8 A9 X3 \0 f3 |2 g) g6 U5 s! |如果是複雜電路應該要以最小值來估算, 這才是這個電路真正的HBM level.
1 K; E" y! [  B5 I  l  L
9 f+ `% @+ S" ]( B但是仍要考慮該電路實際應用面,是否會有遇到VSS-PIN負電壓的情況~
9 G9 }7 q% j0 J  m- w2 asystem level有時可以排除很多在chip level遇到的情況.

postme

多次測試中
' k% w* \2 b6 s" Y* p: z---------------------------------------------------------------------------------------- ...
. S- Z# _$ h9 Z5 ^CHIP321 發表於 2011-12-30 10:35 AM

! j: x3 n( [& v8 e" y
1 ?# p/ U0 W7 I- j  a. U看似相同的注入出现不同的结果，好奇怪，测试点的对称性

postme

应该是接地线的分布参数的问题我猜

postme

看以前这个帖子发现同样的类型问题，可以参考一下，希望Lz能共享事情发展的进展！！！
! y) U4 F% `/ r. V7 _http://bbs.innoing.com/thread-11817298-1-5.html

sendow

沒辦法畫圖, 大家聯想一下或者自己畫張圖,
" D( k! M# Y, I3 f$ x1 c4 [$ G9 X
4 _$ H$ N9 I5 T: ~% C: x+ W/ U& P舉例GGNMOS single device for HBM test
9 t' E* ~$ b% H# lonly 2 pin (I/O and GND)
6 t: Q; E" y5 p
" p3 T7 ~: y! z  {4 D: ~GGNMOS (drain-I/O; source & gate & sub - GND)
3 L1 W2 O2 K+ ?$ G' q" Y; I6 n/ E記住ESD一個重要rule, drain contact spacing會放大,
' m( @: W, ?3 r, J( Z6 l8 j
& X0 D/ Y& z1 J( \假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K
9 X- o! z/ r8 L0 _
# b! F' `6 ^" I' I這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
# m/ a, r# e7 S! G" z) p% K1 J要考慮可能反過來打負電壓其實是沒有ESD bypass path~
; z" g2 O" f% q! Q( l; h
(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法)

CHIP321

回復 7# marvel321
6 j; a6 m2 J5 ^% q7 f! A: SDear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。
. {) U8 s1 ]" U/ i4 ^2 w. N+ x这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。
搜集到的可能的解释有：

1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明)
2：从两个不同测试，不同端口看，电路拓扑结构不同
3：机台测试电路与测试模型是有差异的，差异导致不同
6 y& ~) u0 N" e4：浮栅初始电位差异

6 ?7 a& D. _- ~( K) n对于1，缺乏更完善描述问题的资料，不理解。
" c: W$ @0 C" ^+ M; Z对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？
对于3，缺乏资料，待验证
( |- v9 l5 N+ X对于4，我最认可的答案
% U, R( o' @9 ~
& O& n8 Z6 K  u# o6 E8 r但是
若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。
但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。
我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。
而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。
4 y- a$ T0 t( Z/ z
问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。
0 D7 v, \! i" Q" s其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响
# S. A3 E, e' c" M3 m: u: K+ J悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。