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回復 #17 happpyend 的帖子
 4 b, h! w) l5 \6 x S1 q y
(1)% g! Y( l' m$ r: h- Q# e
ERROR: Error in board description file (step device/TAP)
' H4 [% D3 Z. H$ k$ h( m3 d
1 }0 Z2 ~# k% t A, t. {指你的board file .brd寫錯了, 無法對映到硬體實際JTAG scan chain架構
& N8 Y2 E% b. g n7 T; D9 _. f$ q
9 M+ q6 m0 L5 _4 R(2)* m( }+ v$ H# y; Z6 C# u$ v1 N4 x, F
利用procards utility燒image到JATG與memory mapping無關
* _0 \% d2 H) r; W. a
& V( M* P& ?- \(3)9 A* s) ^( _0 v/ }: ?4 e
4.3 Configuring the FPGA from flash的資料是利用switch S2來決定兩件事% X! Z9 M3 y+ g( b9 J. ~# [: N
a. boot時FPGA從PROM中load那一塊image7 y5 i- r @/ B
b. FPGA在memory中的address配置" \) D+ q! d" s# x V" [
$ C7 t9 b3 {" k- Z5 E(4)
) u7 Z9 {8 v+ BStep3TAP = 後面填的是這個scan chain中, 現在所看的device所對應的TAP controller編號
5 I" Z! {; Z: e! {% ?2 u$ tProcards utility的pdf多kk就懂了
, a5 e8 C3 Z- K. Q- N$ k8 _' q G' y$ t1 H$ T @
(5) FPGA start clock設定是利用ISE在implement出FPGA image的一項設定, default是cclk% y% z: e" R) r- R/ A
當你產生的image是要直接寫進FPGA中的configuration sram中的話, 設為JTAG, 因為現在是透過multi-ice/realview-ice的JTAG clock作為寫入動作的clock參考.# r A# N: G/ h, u$ f, v) m7 L% e
當你產生的image是先寫到PROM中, 在開機時才由FPGA去PROM中抓時, 設為CCLK, 因為這時從PROM
. {, R; B, O5 Z: h# f6 V8 g中抓, 不論是Master serial或Slave serial機制, 都會用系統中的clock作寫入的依據
. c& D2 `" H0 B# N1 f' s
+ B3 o2 q% N. z- X2 X(6); S9 \; x- p& {/ z4 v6 A& C' X
你的癥結點在於brd file寫錯了, 另外, 有些基本功看來欠缺的有點嚴重, 建議你基本功先練好.
: a8 k5 K, i8 |. Z+ A) \: T8 @# o
0 q" z4 q% \9 Z+ h0 m9 Y6 zboard file的寫法去找有到cic上過MP-SoC Prototyping and Verification的同學借講義看, 裡面有寫到 |
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IP卡
狗仔卡
發表於 2007-5-22 14:39:37
顯身卡
樓主
發表於 2007-5-22 19:05:00
