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樓主 |
發表於 2007-10-27 03:19:11
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其實以新人來說
. `* R! a9 f$ ?, W) m回答這類問題並不用太傷腦筋1 R: p; R+ G8 V0 \9 }+ L
主管是要看你了解這東西的程度, Z* C y2 r3 ~
提供個答案供大家參考
2 o2 ~+ E, `6 ^0 M/ b8 Q4 `2 G, jESD 是靜電放電沒錯% x/ ~" M$ _8 Z4 _ f1 F
不過可以提一下它有哪幾種發生的機制% u4 i4 t b0 ]7 t- c
ESD 共有三種機制需要測試
3 X/ M$ \! w$ y- r; {分別為HBM(Human Body Mode)..MM(Machine Mode)...CDM(Charged Device Mode)
3 G9 J$ M! `+ A預防對策則為...
5 G3 h! |1 @& s5 `& p4 G$ H+ Ipower & ground pin 使用 power clamping2 Y( `6 B& K& W; E$ m S4 ]
I/O pin 做 ESD protect device
+ X$ P+ R) l9 g+ u" uinternorl circuit 有接到pad path 的mos....drain端做ESD rule放大
5 p i' i S" U& r3 r6 n* f, {: y3 R1 u1 w
Latch-up 可以用簡單的話來解釋
% T# ?, W% ^3 n/ Qpower & ground path 寄生BJT形成SCR電路
, `/ [6 v2 R; l b$ P- m3 x經由電源擾動....產生大電流的拴鎖現象
2 K& v. s. ?: R) B造成pwer與ground的虛短路(可以畫一下寄生BJTs形成SCR的電路模型)+ d/ f K( s6 ]& X* p% j L
ESD討論版有篇關於latch-up的文章, u2 T5 f1 [7 _4 k; N/ f* w0 M* [
可以view一下剖面圖跟等效電路圖 \ W1 Q: H+ _/ I/ B2 `! `
由剖面圖跟等效電路圖就能推敲出
& ?: }( w* j. O: n Olatch-up該怎預防/ s" X* }. T* _ E c
1.盡可能補上well-contact以及subtract-contact
; |2 P& {! @7 W( V0 w 其用意是為了降低Rw跟Rs的阻抗.! b/ S$ P( J- x& A
2.靠近PAD區域的circuit,pmos與nmos之間的距離拉開: K8 c5 i ?) w, m
並且保持gurdring的完整.
7 k* h. P- _- q0 A/ ?' Y' ^ (p,nmos拉開由剖面圖可看出Q1base跟Q2 collector之間的阻抗會增加 )
9 C4 O4 W- ^' _! X* R$ h* |
& P9 t% [3 b8 a" `- n若有解釋錯誤或是哪不夠詳細的5 N# D3 y* S" f' |
歡迎大家一起討論 ^^
$ f* K: X- y3 o7 Z9 ]: x2 K: i3 \; N! p4 @8 E
PS: latch-up比較常發生在pad週遭....內部電路比較少發生2 y" T$ s$ q6 A0 M$ L9 Q, g
個人是認為...ESD發生時也有可能引起latch-up
9 V+ W! ]( x2 S) A0 |: i3 V 不知大夥的見解為何?! |
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