DC 2 DC

meyen

請問
" k+ P: U- P: s3 J  k, pLDO
buck-boost
buck
0 r/ C" a( W' k; g6 J9 {
* P( t$ \  J, X2 g  U1 V- [  @4 Q0 fdc to dc 的轉換
使用時機
  e* w  l8 j3 b; }4 b" u& l+ I考慮點是什麼

謝謝

finster

若是on-chip,只能選LDO,但無法提供大電流,若有需要用到大電流,則Power MOS需外加,而這種架構,通常比較不適合整到chip內部
8 s+ ?  w4 B+ r5 n至於Buck or Buck-Boost,需搭配外部的R-L-C元件,可作昇壓和降壓,若是壓差較大的話,效率會比LDO好,另外,它可以提供的電流基本上都遠比LDO來的大

finster

若是on-chip,只能選LDO,但無法提供大電流,若有需要用到大電流,則Power MOS需外加,而這種架構,通常比較不適合整到chip內部
至於Buck or Buck-Boost,需搭配外部的R-L-C元件,可作昇壓和降壓,若是壓差較大的話,效率會比LDO好,另外,它可以提供的電流基本上都遠比LDO來的大

yalon

F 大大:
LDO output driver 又有分nmos or pmos.
又該如何取捨呢 ?
# c% K6 c, R" t/ q3 i
( U# v2 `9 [+ A3 W6 K7 y9 J你之前有提到 LDO 須顧及電流消耗. 那一般轉換效率
2 a+ P" P1 B. Q該有多少呢 ?

多謝回答

finster

使用NMOS或者PMOS其實皆可
並沒有硬性規定說要用那一種
# U6 R5 c: ^  o+ k9 k不過,若真要來區分的話,其實可以從面積和輸出電壓範圍和輸出電流來比較
4 E8 ]7 D& s8 @$ B5 Y  S! ]以面積來說,在相同的輸出電流大小來說,NMOS所需要的面積大概會是PMOS的一半左右,這點你可以從電流公式就可知道
2 T1 K$ z8 g1 B' h" k) x以輸出電流來說,在相同面積下,NMOS可以輸出約PMOS大一倍左右的電流能力
以輸出電壓範來說,Vt<輸出電壓<(VDD*0.5),以NMOS會比較適合,在這個範圍之外的,以PMOS會比較合適,這是因為PMOS會比較容易把輸出電壓往VDD方向靠近,而NMOS則較容易往Ground方向拉,所以在輸出電壓範圍選擇上,通常會直接決定要用PMOS還是NMOS,如果輸出電壓大概介於0.5*VDD左右,那就看你在意的是面積還是電流,或者noise的考量,而且,有時候還得考慮分壓電阻的因素,通常,若有分壓電阻的考量,絕大部份會選PMOS為主的架構
: ]1 R) w2 y+ @) f$ o8 M& Q另外,PMOS的Ron電阻會比NMOS來的大,所以在相同的條件下,消耗在PMOS的Ron功率消耗會比在NMOS來的大

lee1207

身為雜魚的我~只好多看多學點~

chongyawu

Finster 大大
             看完上面所說的,有個問題我回去想了很久?但是還是想不出來?想請教F大大....
3 O" l9 J; ^; {  E                   1.如上面所說,以照輸出電壓範圍選pmos or nmos?有關這點,我回去做個假設...
8 x( X2 k! e% A* Y4 q                      假如vdd=12v (vt=1v),輸出電壓要鎖在3v輸出,因為VT<3V<0.5VDD=6V,
                      所以選擇NMOS,
3 O' T  V8 s% F# o                    問題來了....我試著去劃LDO的架構..用NMOS和PMOS去看,F大大指的NMOS比較容易
             將輸出拉到GND,PMOS比較容易拉到VDD,這是因為什麼?
, l" g3 q  [0 }. Y                   是因為回受路徑op輸出給gate..反應(S.R)的關係嗎?(回售電組經過op鎖住輸出到gate電壓)
, D& w8 V; ^' r5 B, [4 j                   如果使pmos-->gate輸出至少11v,導通vsg(因為vth=1v),
5 b* Y6 @  Z$ \6 Y! v3 M/ ?                   如果使nmos-->gate輸出至少4v,導通vgs(因為vth=1v),
                   是不是因為如果用pmos的話op輸出gate拉到11v在整個迴路比較慢,所以用nmos比較好?
7 W* \* F6 h7 P$ h                  
. Y2 j. ~9 t- r+ f) q9 N6 E9 d                    
                    2.我有聽過用pmos,是因為psrr好,但是low drop?這點我不懂?pmos low drop好?

                                                                                                          謝謝F大大

akeshi

近來學一點東西
感謝各位的分享

finster

回復 7# chongyawu
  ~9 c, D+ S5 W6 ?: W8 ?
* E3 h# C, i; @( f
如我前面所言,LDO的power mos要用PMOS or NMOS其實都可以
7 d- y0 @) p- D4 X正因為都可以,所以使用PMOS or NMOS都會取決於LDO要提供的電壓,電流或者補償電路來決定要用PMOS or NMOS
) `* i% i& E' H& b. C% Y: O& A如果VDD=12V, LDO output在3V,那我會用NMOS, 這是因為NMOS的面積比PMOS小,在相同面積下可以提供較大的電流,此外,因為LDO output是3V,所以VGS的電壓有較大的空間可以操作在Linear region or saturation region,因為在load or line regulation下,VGS的可變化區間愈大會愈好,而這也是為什麼在0.5VDD以下的LDO用NMOS會比較好,而大於0.5VDD則用PMOS會比較好的原因
3 a# }" v- h  Z3 ^, r而我前面之所以沒有提起load or line regulation,因為解釋起來太麻煩,而且還有說明兩個的定義,故而採用較白話的方式來陳述

% E2 I, n" a3 T4 K* y確實,有些人採用PMOS的另外一個原因是因為PMOS的PSRR比NMOS好
7 [, O0 h8 `/ k1 W% G3 Q( p
* X$ p' i) r6 |# M$ C- K至於Low Drop,這是LDO另外一個被關注的課題,LDO為人所垢病的問題乃在效率不佳,因為PMOS or NMOS在導通時有Ron電阻,Ron電阻愈大,其所消耗在Ron的不必要壓差就愈大,則效率就愈差,尤其在重載的情況下更嚴重,所以才衍生出Low Drop的課題,這種架構的重點乃在降低Ron電阻,而要如何降低Ron電阻就又回到前面補充的陳述,MOS的Ron電阻在linear region和在saturation region是不同的,在設計上,要把Ron電阻變小,藉由Vds=Id*Ron便可從此著手去設計,這方面的paper探討有不少,我只提及至此

c3a1t039

謝謝F大大分享，我是做switchin LDO比較沒做過，學到很多。

chongyawu

回復 9# finster
: Z0 K6 Q3 K; W9 A, c' U' c( h

    Dear Finster大大

            附檔是我自己去歸納的兩個圖,對不起那麼晚回,因為案子剛告一段落,比較有時間來吸收~
               
                 前面提的問題第二點low-drop我懂了,後來回想一下問的有點蠢...//@__@\\...

+ i4 A- S1 i% m) m. a- m1 ^                 第一點問題部份F大大有說到,其實nmos/pmos皆可,所以我就再龜毛點,畫圖歸納了優缺點,而且討論起來比較清楚,
                 在比較方面依照/消耗功率/面積/drive能力/這邊事實上nmos都優於pmos(去看電流公式就知道了),如果要好的PSRR用PMOS比較好,這些都可以理解,
                 現在我比較疑惑的事2/3/4點的比較,分壓電組考量為何都用PMOS?Load /Line Regulation..pmos/nmos哪個好?(附表有公式定義)
                 還有你有提到第四點VGS/VSG範圍要大比較好,所以我大膽的假設下面的看法,如果我有說錯,請F大大指教,
                 首先,就我說知,LDO是希望power mos工作在線性區,有時候可能會跑到飽和區,但是希望是在線性區,但是絕對不可能在截止區,
5 o' b' _/ ^, t! L           再來就可以討論我畫的圖了,就之前說提的如果vo=3v<0.5vdd(12v),所以使用nmos,可是我劃的圖,電壓變動範圍比較大的應該是使用pmos(0v~11v),
+ A) f3 C' t1 f$ A# A, ?+ T' D+ d                 那另外一張圖事假設如果vo=9v>0.5vdd(12v),所以使用pmos,這點可以理解,因為pmos電壓變動範圍(0v~11v)比使用nmos範圍(10v~12v)還大,
                 所以我的認知是不管是vo多少,如果單存考量電壓範圍,使用pmos就對了....大膽假設說完了,如果有說錯,請F大大糾正~謝謝~
0 J+ H4 m' S+ _' [
                    
) Y) s8 @1 J8 M2 T7 |                    (PS.我沒有貼過圖,不知道貼不貼的上去?又想賺RDB錢的我~)
) I& j2 E! b7 Q' E& V$ h                   (PS2可以在貪心的問一下F大大嗎?有沒有好的LDO-PAPER可以給小弟我看,可以讓我自己去讀,就不用發問那麼多,也可以自己去設計,不過我沒有RDB錢//$__$\\)

finster

誠如我一開始回覆時就有提到,
6 G0 d0 F1 J5 @0 v9 q, t"LDO採用PMOS or NMOS其實都可以,並沒有硬性規定說要用那一種"
只有在應用規格開出來,在設計過程當中遇到問題時才會開始逐步review and check各個環節是那邊出了問題,卡在那裡,接著在思考是什麼原因,而這個就是設計經驗的累積
故而,你所規納出來的其實都對,也是增加你設計經驗的一種,LDO的應用很廣,真的不會特別去局限使用PMOS or NMOS,只有在某些較為特殊的規格才會限定使用
. n: i6 }" P( E" O6 S+ R我目前手上並沒有較好的資料可供你參考,絕大部份都是實際設計遇到問題時,要解決問題而想出來的方法和解決,有時,書上有介紹,在當下會無法立即了解與體會,惟有在遇到問題和思考問題時才會突然領悟到原來書上提到的觀念是指這個
6 Q3 C9 B6 r# f電路設計的領域很廣,不同的產品有不同的考量和需求,多接觸後,設計的想法和概念也會跟著有所不同,只能說,多看,多想,多遇到一些設計上的問題有助於你設計的能力和深度

chongyawu

回復 12# finster

* t0 G: m, H" y  D) [Dear Finster大大
7 ]* P3 w  y# S/ p4 F! J
       感謝你的回應~我會好好加油的~
           希望有機會能在問你這位Power達人~//^__^\\~...
                                                                                      謝謝...

c3a1t039

我在這提幾個問題，
) g1 o* {4 k+ K1.如果我的VDD變化是8-35V的變化時。
要使用LDO去產生一個5V電壓，當做IC內部的VDD電壓，
# N$ O; q2 \$ `3 U  b7 r# P) y那LDO要怎麼選擇他的控制MOS? 有大於0.5VDD也有小於

2.VBG通常也是要求高PSRR只要應用在DCDC的普遍電路，但是
我使用HSPICE做.dc 掃描不同VDD電壓看輸出電壓都是很穩定。
( o- ~$ {) ^/ @當我使用.trans每間隔一段時間變動VDD電壓，發現VBG是不穩定的，
例如電壓在0.1u時間從低電壓上升高電壓或相反狀態，還會產生凸波在慢慢下降到穩定電壓，

3.PSRR 模擬問題，我讀過幾篇PAPER發現了了種方式?
   (1)在VDD端給小信號去看輸出的gain值，來表示此系統的PSRR。模擬出來是在(-dB)
  (2)先在輸入信號給小信號模擬系統的loop gain, 將結果減調(1)的結果，當作PSRR。模擬出來的(+dB)
5 J+ u: ?0 T* V4 Q   這兩種哪是對哪個是錯?還是模擬的意義不同? 那又是因為什麼原因??

Joshua987

謝謝指教~
已開始研讀了@@