關於Verilog語法一問?

greatsky

各位先進好~
1 }' Z2 L2 ^( b8 \( t我是剛從學校進入這領域的新生，說不上是初學者
; V! C7 C3 O* s% W因為若要設計一些簡單的project，這點我還堪用
另外，小弟也用過兩大FPGA廠商的EDA相關的Tool : Xilinx ISE 、Quartus II 、ModelSim ...等

# }; c5 G) ^8 V6 w不過最近剛近公司，開始學著看程式卻發覺有一些寫法我不太懂。
2 ^# R9 x8 p' S" K' P# @是關於 `ifdef ... `else .. `endif

2 p& d. E  i+ W8 C, w5 s下面舉某段code  請哪位有經驗的大大能幫我解釋一下
7 j" \7 e; I- B& F- _
3 L. @3 G$ l% e1 f- Z9 A8 P* u`ifdef ASYNC_RESET
        always @(posedge clk or negedge rst)
* T, I. v5 |, N# Y$ }# P1 D! a5 }6 W`else
        always @(posedge clk)
`endif
        if(!rst)        state <= POR;
        else
                    if(vbus)   state <= POR;
6 \: B) n  i; i, e! F% M7 K/ ~        else          state <= next_state;

0 C  q& v" n7 V7 d- s請各為大大賜教了!
) I: V" {( I6 C. A7 g
我是在猜想說，若條件符合者 是以always@(posedge clk or negedge rst) 再接到 if ..else
  S$ n5 a3 G1 X# j# \6 k不過這條件判斷是以ASYNC_RESET為依據嗎?
但我在程式中找不到這個ASYNC_RESET的相關程式斷落..

masonchung

這個`ifdef  `else  `endif 是用在整合不同外在條件的寫法

相對的 ASYNC_RESET 會用`define 來定義, 可能在別的verilog檔案內

sakho

`ifdef  `else  `endif的用法其實就如masonchung大講的一樣

2 j- K7 Z+ T" OASYNC_RESET
可以用grep 來搜尋整個目錄
Ex: grep ASYNC_RESET *.v  或grep ASYNC_RESET *.*
小弟都是這樣做的啦

hgby2209

以 ncverilog 為例
% i6 q+ X, P+ }" N0 m' [+ _
6 {1 _7 w* X7 @* R5 B4 S# X1 o. l  X( L* Tncverilog -f list_file +define+ASYNC_RESET
0 o" I# \/ P* ?  q9 S
那會定義在跟 Test Bench 相關的檔案裡, 可以如同 sakho 所述般去做 search ...

walltsou

我是從軟體轉來的。所以對`ifdef  `else  `endif的解釋稍有不同。它們比較像C語言的#define，也就是巨集。當程式在轉成RTL時，會經過前處理去掉不必要的註解，在此階段會先作文章處理。而`ifdef  `else  `endif則在此階段作用做文章取代的動作。以此例來說若之前的文章有定義ASYNC_RESET則轉譯時只會出現always @(posedge clk or negedge rst)，另一行則被放棄。經過文章處理後的程式碼再進入RTL轉譯。若是沒有定義則以另一行取代，再進行轉譯，此時不使用negedge rst信號。也就是符合條件的是程式碼，不符合條件的當成是註解刪除。
所以`ifdef  `else  `endif會改變轉譯時的文章樣子，對於開發除錯版本特別有用。
- v1 ~9 t, i. Q; x+ [# I2 v3 z
. a3 r8 }& e( ]/ v, ?+ \+ k[ 本帖最後由 walltsou 於 2007-1-19 10:12 AM 編輯 ]

greatsky

首先感謝masonchung 版大及 sakho大 及另外兩位先進的回覆
我在看過回文後有找到定義檔  difines.v的檔案
( Z& K: Z; ]) R4 _1 O" d找的結果是 被mask掉的一行定義??
5 K  V5 z$ }! u, q
這結果讓我有點失望，因為在其他相關檔案中也不曾有這行的定義
& R2 ]5 e4 c% a9 l# R但是這個`ifdef `else `end卻又一直的出現
以下是我在define找到的描述及定義程式片斷
`ifdef TEST_IMPL
$ E! b# N8 r6 t$ w: w+ p        // Do not modify this section
        // this is to run the test bench
        `define UFC_HADR        17
( _' R; z$ ]1 F  n9 z        `define RF_SEL        (!wb_addr_i[17])
        `define MEM_SEL (wb_addr_i[17])
7 X9 _9 H" N' U3 R7 l0 V# \        `define SSRAM_HADR 14
        //`define ASYNC_RESET
& M) s4 l, ~- _, L- X) o`else
! F$ d) ~6 ^; r4 i        // Modify this section to suit your implementation
# @# I% D+ \* s8 g        `define UFC_HADR        12
7 {: p. k, `0 @7 M1 ^1 k+ [( s" N2 d        // Address Decoding for Register File select
- L* X. n' |6 o- b( K        `define RF_SEL        (!wb_addr_i[12])
/ e3 G; k4 B# h& @- ^% g  b        // Address Decoding for Buffer Memory select
+ l1 V/ u$ L" J! J8 k; c        `define MEM_SEL        (wb_addr_i[12])
        `define SSRAM_HADR        9
4 ~& Y2 L: Z, j  k' [0 I1 k8 T! `        // The next statement determines if reset is async or sync.
3 E5 j  B4 m# z+ I) b) o2 E) \        // If the define is uncommented the reset will be ASYNC.
! C# p% W& q: _' C7 r        //`define ASYNC_RESET
`endif
  S5 P$ o( z' e( n% E! ]在看過TEST_IMPL的定義也只是對特定的變數做定義，也沒有跟ASYNC_RESET
有相關的定義..看到最後真被搞糊塗了..
5 @3 W. Q( j5 O/ E1 n
另外我是在windows XP的UltraEdit 觀看程式的，好像沒辦法用grep尋找 ORz

greatsky

在回文後再看過walltsou大的回文思考時，突然想到
8 u: _) g. u' d) U( J. s照walltsou大所說的
若 有 定義AYNC_RESET則執行 always@(posedge clk or negedge rst)
, P0 g; A1 R: x若 否 則執行 always@(posedge clk)
' Z0 A4 _) t+ w  f) N
# S# V8 p% u% Y% V所以再看到我前一封回文的 被mask程式 那也就是說這程式也只會執行 否的部份囉??
那這樣我又有個問題(不好意思問題好多 ^^")
) Q2 t1 Z) f: ^' j- D' V/ ~+ n若照這樣看來不就僅僅在posedge clk時有動作，那若有rst訊號來也不就都不會有動作?

garywlee

你要先分清楚在這個Verilog code中，哪些東西是會被合成電路的，哪些不會被合成電路。`ifdef 與verilog 的if是不一樣層級的東西。討論Verilog的時候最好不要用『執行』這樣的字眼。所以，把你的例子用比較正確的字眼來說，應該是這樣

& f. p# ^8 A$ L6 f* |若有定義ASYNC_RESET則合成器會使用always@(posedge clk or negedge rst)這一行來進行電路合成。反之，則使用always@(posedge clk)這一行來合成。我們可以看一下，如果有定義ASYNC_RESET的話，會被合成的verilog如下：
always @(posedge clk or negedge rst)
if(!rst)        
    state <= POR;
else            
    if(vbus)   
        state <= POR;
    else         
( r6 _- q6 `: }0 Y5 B; G2 L        state <= next_state;
5 [- x6 c! l/ v+ s6 [
" q" f2 P0 j/ j這很明顯的就是一個非同步reset的電路。反之，如果沒有定義ASYNC_RESET，會被合成到的verilog code如下：
. t* F* F! U) _( k
always @(posedge clk)
, m- H, ?, o/ d- h' o: m% uif(!rst)        
    state <= POR;
; F2 ?7 Q5 V. lelse            
    if(vbus)   
        state <= POR;
* S1 I  |$ @& `) `9 g  b" z0 I    else         
5 t4 s# o! H. }0 J' [2 u        state <= next_state;

4 i! o% Z; E% e& t8 M( U這就是一個明顯的同步RESET電路。

! x/ n' K+ M  t( L! T$ q透過不同的條件定義，就可以在不更動verilog code的前提下，合成出不同行為的電路。這是Verilog的一個很好用的功能。這個功能如果換到軟體程式語言，就是C語言裡面的前置處理器(preprocessor)的功用。
# B+ Q! k; P: R
你會找不到ASYNC_RESET定義在哪裡是正常的。因為這類的東西通常就是由工具的命令列直接給定的。如果你的project目錄內有Makefile，通常也可以在那裡面找到是否有定義ASYNC_RESET。

最後你衍生出來的問題，其實才是重點，何時要用非同步reset，何時要用同步reset。下面這篇文章應該可以給你一個滿意的答案。
http://www.sunburst-design.com/p ... UG2002SJ_Resets.pdf

tommywgt

給garywlee 按個好, 不過題目不是我發的找greatsky找感謝囉....
8樓的算標準答案了, 不管是preprocessor還是synchronize / asynchronize reset都解釋的很清楚囉...
! w1 I( L# |# ~0 X9 Rgreatsky 加油啦! code多寫, simulation多run,就會愈來愈清楚了...

tommywgt

對了...大家都知道modelsim很好用, 再提供你另一個你也許已經知道的東東, 那就是現在的fpga都內建LA了, altera的LA跟Xilinx的chipscope都好用, 你把compile完的結果download 下去FPGA可以用JTAG直接看結果哦, 用過的人都會不想再用真正的LA了...

greatsky

感謝 garywlee大  詳盡的解說，看過解說後我能夠有所瞭解`ifdef `else `end語法使用上的時機及電路在合成方式
. Q5 o- E, M0 m$ }- H1 g* S我會好好的研究同步與非同步的使用，謝謝

另外我會好好的寫code的，若自己沒看過其他人寫過的code還不太有所長進，自己寫的東西跟以前做專題那種Code Style沒兩樣 Orz
  ^$ k2 Z+ W1 j" Y6 C也謝謝tommywgt的回覆，我再自行問您 FPGA內建LA的使用方式

tommywgt

OK...沒問題, 那個altera的很簡單, xilinx的我最近也會找時間弄看看...

albert.hllin

回復 6# greatsky


    ASYNC_RESET 是　synopsys synthesizer 的識別字, 可以決定用　那種　ｄ-FF 去合成線路!!!

alfred99

回復 3# sakho
, b: B7 r( G+ x- m
7 c) f4 _6 ?' e, X( QThanks a lot!~!

alfred99

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Thanks a lot