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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › 求助PLL問題之PFD Block
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[問題求助] 求助PLL問題之PFD Block

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1#
發表於 2010-11-30 10:59:55 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位大大好，我是剛接觸PLL的新手。' D1 R. s0 q' H4 z! Q3 b
有以下問題(本身是用.35製程)    抱歉，如問題很"新"請見諒...
7 h, Z5 b: l' Y3 v! j7 F1.PFD所產生的dead-zone是要在多少( ps ) ??  之下是算合理的範圍，才能讓cp正確的判讀，達到充放電??
0 _+ t. f7 z4 h2.PFD只要解決dead-zone ，PLL不管是何種型式，都能給於CP正常的充放電是嗎???! t- u% s4 `( b# |5 G
3.還是以上兩個問題，都不是PFD的重點，還是有需要考慮其他的因素???  ~/ N& a+ ^8 T' u
先感謝各位的見解囉; j$ a; l2 E+ {% P1 o
順便貼我的電路圖
$ ~, P! m. n0 `9 i

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2#
發表於 2010-12-14 13:59:08 | 只看該作者
我只有略懂希望能幫上你一點忙
( s4 G3 ?) w/ A6 M1:dead-zone問題要看你設計的架構跟size只要你PFD正常運作CP應該都是會正確判斷
. T( ^* r- h3 V2 b. x  |* p- Z5 M* B% j2:理想上是2 L) }( ^9 r" I
3:我覺得你可以先調好一定不用太好，因為你後面還要接一堆東西會有負載效應存在到時電路還是要在重調，不過可以先調整看看看差別在哪記錄一下，方便以後調整。
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3#
 樓主| 發表於 2010-12-14 20:47:27 | 只看該作者
回復 2# 雷迪斯 / H' o0 \0 q+ b5 C; Q7 S7 A$ t+ d/ \
  U4 ~5 L+ t+ j( \0 E' C+ \: I
+ n7 E- j8 E0 Y
    嗯嗯 ,還是感謝你的回答囉
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