模擬OP時close loop出現奇怪的振盪現象

Bookert0921

大家好：

小弟現在在模擬一個Folded cascode two stage的OP
其open loop的響應一切正常，增益約為90dB，PM=70度
' A+ x5 _5 S, U; v但是把它接成close loop測試其settling時出現奇妙的振盪問題
已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象
不知道是架構選取的問題，還是有哪些原因是沒考慮到的
煩請專家們抽空給點意見，謝謝

架構如圖:

$ r2 Y# \, o) U  g& o
0 j, J& C4 o9 q* |1 N其響應如下:
7 @, ]  P9 U$ h( E

Zuman

我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~

arsenal_he

Try increase compensation cap.
8 u* E2 v, M% |Re-run ac sim again while adjusting the input DC point

Bookert0921

您好

我原先的miller cap是4pF, totally frequency response如下


當初一開始就覺得是phase margin有問題，可是怎麼check都不像
當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應
5 k9 u9 h( p  S4 m7 K
& E- S& v& Z- k1 D1 |
就只是振盪變緩了，可是整體現象仍不變
8 x. G' d9 E: n4 A2 `不知道該怎麼辦~~感謝您的回答

arsenal_he

/ l0 o. ~. [2 P! ^( W% B- B
How about set smaller plot step size?
In addition, how did u connect the close loop?

suewe

請問一下，run ac & train分析時，在output端的load是相同的嗎?
# V4 \/ s7 \+ w* y奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?

Bookert0921

感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
) L" s7 _" F: g4 h5 g7 Z0 c您說的將X軸的time step改小我試過了，仍然得到一樣的結果
其電路的接法就如同傳統的unity gain buffer如下
在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time

6 _- j7 {$ s  D. x" y很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示
6 J0 i5 t1 z% u  @, s此時的slew rate就"看似"為正確的
/ B; s4 u/ s# P, s4 Z# \
7 e  {4 R5 T& k  |8 L但對Y軸zoom in會發現還是有奇怪的振盪信號存在

. L! \- ]" v, K) c% _打弦波去做測試，發現在input為100-MHz時
( }2 ^8 s- f) O7 g會有一個很明顯的反轉現象，關於這個我沒什麼sense
打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下
5 l% x/ z) O2 `8 z& g
在小弟的認知上，open loop的PM對應到的是close loop的damping factor
8 a6 ^3 C6 s6 C- J/ f大不了就抖一抖，但在PM為正的情況下會越抖越小
/ g: p2 @. c# M然而這個現象比較像是在某個點上滿足巴克豪森條件
  n2 L: I/ L" y能力不夠實在是無解，或許是我電路有接錯也說不定

Bookert0921

以下為我的spice code，煩請有心人士不吝指教
因為有點冗長就用貼圖的

2 H9 o( l( R2 e

hoodlum

請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???
若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些
; t' T, f! m- l! f" IMOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來
3 Y: ?! [# t6 S若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的
頻率響應結果並無法對應到你的暫態響應結果

Bookert0921

我貼code好了，剛剛發現點圖好像除了我自己以外都要錢
; A4 v2 K% s" q; Q% ]真的很抱歉，我不想故意歛財
' R! A/ q' P& E/ `
5 [# A  b7 m1 D8 o+ I以下為第一部分
- I' m# g  q+ J3 \# t0 r# x3 N
.option post accurate acout=0
.global vdd gnd!

: F' M, B  m; N* a- t; g****** Supply ******

! ]- ~8 p4 b# N$ ?0 ~( P& T$ ~5 FVdd  vdd gnd! 1.2
; W! r# b; A" t# A3 D( o- [Vss  gnd!  0  0
4 R+ s! Y3 h7 n; _& Y% [Vin1 vin+ gnd! DC='vdc' AC=1
/ M  U6 Y# S' Z# p8 L! d2 b% JVin2 vin- gnd! DC='vdc'
*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR
& ]. @# ^0 t6 oVin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
.param vdc=1
8 A3 h# G3 B& X**************************************************
; c" J7 B. d5 m3 t: ?/ ?4 m
*bias*
, X4 ~+ x( w) u$ x
.subckt BIAS vbiasp vcascp vbiasn vcascn
+ h! v) e' t& Y, ^7 j( V* H+ y
6 |5 H. U# D8 g; g3 |* xM1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1
0 W- `0 M7 g1 @- Z7 NM2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4
. H6 e0 O3 q! ]5 N, D# Q! OM3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
M4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=1
M5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=1
. r8 D' w/ y- j( @0 `3 T' CM6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=1
M7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
/ w: K" t; B) R, eM8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
2 a8 |; P3 F, Q* S+ KM9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
M10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=1
0 p7 \+ r: @! QM11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
# f1 }' F; P9 S5 l$ `9 x1 BM12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
M13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1
M14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1
/ i$ q" V* N1 t% f$ RRb        nd        gnd!        2k

( [5 U6 d- z8 T" I5 T& D*start-up*
M15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
M16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
$ N: A9 X4 M( p9 Q7 J1 `6 f$ zM17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1
M18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1

.ends
+ u9 f( C( D$ ^9 |. @" g: d7 g, J
' [1 a* _  j# O% e" i% d1 k$ z2 xXbias        vbiasp        vcascp        vbiasn        vcascn        BIAS
1 Z- `0 H9 |* o
*first stage*
& {5 E( c' J0 bMq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=10
*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10
Mq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test
3 D( t% U6 a: O5 }$ l7 w  nMq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
+ W8 E( W- I  p+ v4 SMq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1
) c% U; r& h  u) L) m6 {: ?7 @Mq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1
Mq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1
Mq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1
Mq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
Mq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
* h6 P  A- X( T8 q8 ZMq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
' O' d- J( `* T& s5 c8 dMq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1

Bookert0921

以下為第二部分，感謝大家看到這邊
7 n: @9 a' V' A" f) `, ]2 l
Mbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13

*two stage*
% s; h  g$ \( u3 \3 r
; `: w7 {; e/ ~. |, WMt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6
Mt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=2

Cload        vout        gnd!        200f

*lead compensation*
Cc        vout        n7        4p
6 |& r2 v# B2 F+ d% q3 V* h* m2 P4 yMc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1
& _' B$ B) O- Y9 R. x% G*Rb        n7        out1        'Rb'
.param Wc=0.8u

- t$ W. t. x$ C) Z# J# ]5 \****** Analyplysis ******
.op
' [. s: z4 G$ m6 H1 D*** DC ***
! p- m& ~) t7 \+ X/ u6 Z1 B4 ^' B*.dc vminus 0.59 0.61 0.001
# M+ @3 W! d+ o2 T0 i7 J0 o. h  X*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6       
*** AC out ***
! r0 w* Q9 _* |) L*.ac DEC 100 1 200X
# W& Z; A. A+ P" p8 E! }9 `.measure ac         Unit_gain_freq         when         vdb(vout)=0
.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0
) u+ z; k( B% ].measure ac         gainmax         MAX         vdb(vout)
.probe ac PM=par('vp(vout)+180')
.probe vdb(vout)
.probe vp(vout)
. F" \$ }3 H# D.temp 27
*** Slew Rate ***
" u" M0 ^' k. R.tran 1n 2u *100u
8 Q5 W- [- ?! b2 n3 z*.measure tran UPSR DERIV v(vout) AT=0.5u
; u" r- Y; ~. ]6 V7 ^2 m# a, I2 ?*.measure tran DNSR DERIV v(vout) AT=1.5u
9 N& T2 g4 g% |3 K) c% O
.end

arsenal_he

You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources

e2000

看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題
+ j' u3 n8 m! K6 T1 T不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大

dennishsu123

檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值

li202

VDD才1.2V,
輸出端又是class A, 怎麼能夠讓你跑rail to rail??
# C# V6 i' r; n) bVin能到0V也是大有問題,輸入端也不是rail to rail,
Vin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~
AC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍
5 i( _# l1 [: G* i7 V- w) J用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了
% V' P, a5 Q6 m
- U8 b* |- Q; u' B# v這是新新手常出現的問題

Bookert0921

我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題
期望可以學習到更多的東西
' t2 a! I/ b! P" V  R) \
回應阿森納大
就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出
只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加
以下圖為例，是一個PMOS input的two stage OP
) @5 a  m# o; o4 G6 V9 E0 Z; R
當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升
/ L/ a* ^# a2 W: ?. K/ x左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值
左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大
6 p) F0 d0 T" d6 B: h. U* f. D最後逐漸將他充到接近VDD而完成一次buffer的操作

0 M8 w. _. k* R0 g7 S4 k; [: l3 r+ g而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode
# r( O* O2 U# i- q我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的

回應e2000大
channel length是為了在低壓下實現出高增益的放大器
主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算
速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計

Bookert0921

回應li202大
/ ?* B4 s& b2 \; [4 [& O3 a! Y6 m8 o輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
7 s% O! E& ]' b" ?仍然有辦法把電流源hold住或者把它全部導到地
而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation
! c! d( K2 B, G6 [, M3 F' r5 v' y" }我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限
而PMOS要注意的是common mode的上限，對NMOS input而言
0 n. C; t, p% a0 ~; a只要操過那個點之後電路都會維持在saturation region
' i; |; b# q% o" |/ }  B. J而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation
所以應該不會造成其他電晶體跌出saturation外
而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係
若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現

Bookert0921

後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構
如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)
4 C/ i( U. s% O) r1 P% D
但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大
8 a4 j4 k$ k3 n' E4 f如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓
7 S, @' [. b) C4 s5 ^# `1 w
3 _0 U# X/ q. [: K如果覺得小弟哪邊觀念不對，希望大家不吝指正
電路設計就是需要被大家教訓一下，才會刻苦銘心
9 F4 f+ Y- K) ]# D7 S* j以上，謝謝大家

semico_ljj

回復 17# Bookert0921
我觉得可能不是这个原因造成的！

chungming

your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)
output command mode range is Vdsat7 to VDD-Vdsat6

: d- t7 D" W% j) rif this opamp is connected as unit gain buffer,
then the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)

# k% q3 T8 L9 o6 B7 Edon't trust simulation too much !
5 i6 M6 A: l# x3 DIf you really want to design a real world opamp.

Bookert0921

謝謝chungming大的回應
可以請問一下，考慮上述in/out common mode的情況下
接成UGB為何在模擬上仍可從follow input的方波從0-VDD