模擬OP時close loop出現奇怪的振盪現象

Bookert0921

大家好：
, P* ^+ @9 A" i, V$ V% Q
2 t- d9 I, R& [( D, e& s6 w2 V小弟現在在模擬一個Folded cascode two stage的OP
其open loop的響應一切正常，增益約為90dB，PM=70度
+ _( W: p) U2 d; z! m, v但是把它接成close loop測試其settling時出現奇妙的振盪問題
已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象
" @( ?( o0 G$ @- _) {! Z  l不知道是架構選取的問題，還是有哪些原因是沒考慮到的
煩請專家們抽空給點意見，謝謝
( [5 m+ D! p+ ~/ i
5 }# S- ?* s7 ~1 `3 {0 R( F" m架構如圖:


% l. H4 x: A! Z2 N) z其響應如下:
  [3 O- Y. v$ w3 j4 e

Zuman

我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~

arsenal_he

Try increase compensation cap.
Re-run ac sim again while adjusting the input DC point

Bookert0921

您好
/ U) q# Y0 Y9 }- {$ R8 [3 u
0 |3 J1 ~9 ?; P) r6 g  ^5 g9 h我原先的miller cap是4pF, totally frequency response如下

" _5 e9 O2 q3 ~7 ~" Y5 K% E
1 m( r1 p+ y6 \% V當初一開始就覺得是phase margin有問題，可是怎麼check都不像
! f' D9 _% y: W+ z當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應


就只是振盪變緩了，可是整體現象仍不變
不知道該怎麼辦~~感謝您的回答

arsenal_he

4 P8 b. b4 j7 U8 w, x) ~# t8 lHow about set smaller plot step size?
# o5 ^* o  G; s: B, S) m2 }3 D2 h; jIn addition, how did u connect the close loop?

suewe

請問一下，run ac & train分析時，在output端的load是相同的嗎?
$ K7 H9 G) U7 m% X7 C/ Z奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?

Bookert0921

感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
您說的將X軸的time step改小我試過了，仍然得到一樣的結果
其電路的接法就如同傳統的unity gain buffer如下
在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time

$ b: F9 X! ^/ ?# u/ c很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示
此時的slew rate就"看似"為正確的

+ o$ K% q! J4 f0 w但對Y軸zoom in會發現還是有奇怪的振盪信號存在

5 A( i5 m2 p' i% s, q( m$ S打弦波去做測試，發現在input為100-MHz時
2 W% D+ y7 g1 q4 K# j* y會有一個很明顯的反轉現象，關於這個我沒什麼sense
打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下
  `0 U! N% k/ i/ K* ?# g- e
6 |0 R6 o- {# K' A' G+ p9 k在小弟的認知上，open loop的PM對應到的是close loop的damping factor
9 v: |% f8 T/ O' k; B! L/ _大不了就抖一抖，但在PM為正的情況下會越抖越小
5 \0 {" {) h% J# _然而這個現象比較像是在某個點上滿足巴克豪森條件
8 @+ S  F9 A+ ~: r能力不夠實在是無解，或許是我電路有接錯也說不定

Bookert0921

以下為我的spice code，煩請有心人士不吝指教
因為有點冗長就用貼圖的

+ P! d* E) z7 }# d! X( r  T% q
% Y: j# F! N2 r( q* h. Q

hoodlum

請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???
若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些
* u2 t' D6 @+ x$ i( b* S' GMOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來
若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的
頻率響應結果並無法對應到你的暫態響應結果

Bookert0921

我貼code好了，剛剛發現點圖好像除了我自己以外都要錢
真的很抱歉，我不想故意歛財

- w1 s; y: Y& a7 @8 O- N8 x以下為第一部分
' T$ u! R$ |  L5 B1 m: |
6 l) b. B' v8 s* D.option post accurate acout=0
9 _+ r( k  U. C: k.global vdd gnd!

****** Supply ******
. J2 ^7 W. @( |6 B0 w
Vdd  vdd gnd! 1.2
Vss  gnd!  0  0
Vin1 vin+ gnd! DC='vdc' AC=1
Vin2 vin- gnd! DC='vdc'
. f4 Z, B9 M' @) u3 I: @. e*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR
; h* X! x. W& o# w/ sVin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
.param vdc=1
**************************************************

*bias*

! e9 d2 ^9 E( @& ]4 s% ?.subckt BIAS vbiasp vcascp vbiasn vcascn

+ d4 P9 R1 A- ~5 [2 V  ?6 AM1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1
5 Y) u  q, S* s6 i2 }3 o, }M2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4
M3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
M4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=1
6 c1 ~5 y8 S0 W- z- TM5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=1
M6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=1
M7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
M10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=1
& }/ C! ]3 j+ SM11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
) U+ d' y) E! M0 |/ B3 P3 j# X# ?8 mM13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1
- C/ V+ t4 h# x6 I$ i, c/ hM14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1
. ^3 k. t5 _) X. W8 R' Z* n9 `Rb        nd        gnd!        2k
2 X5 C8 c. w7 y. r% l% n
*start-up*
$ e# s2 B: r0 a" o9 y/ MM15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
6 B$ F) q  m+ aM16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
M17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1
* ]( t1 F9 T9 T5 h' sM18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1

.ends

Xbias        vbiasp        vcascp        vbiasn        vcascn        BIAS

9 J- f$ R8 _; l+ k0 W*first stage*
- q& b( V9 Z! u# T5 c4 @: FMq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=10
*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10
Mq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test
# M# n/ H# H8 Q1 P, A- FMq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1
9 |6 T5 z) T* nMq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1
Mq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1
Mq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1
Mq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
Mq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
Mq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
* _! `5 Q; R- N5 z# N& EMq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1

Bookert0921

以下為第二部分，感謝大家看到這邊

" D9 ~9 Z7 \; P5 x1 EMbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13

! d2 q- n( Z" v( X. n/ V$ T( z*two stage*
; e9 G! K$ J8 y# v" y4 H
Mt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6
% m/ w" f6 }- `/ eMt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=2

Cload        vout        gnd!        200f

*lead compensation*
, S& p+ N) A6 a! [: f0 ^  J0 [$ H% hCc        vout        n7        4p
" t+ J5 |0 ?/ |2 y3 t' T9 _Mc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1
*Rb        n7        out1        'Rb'
.param Wc=0.8u
- R7 `9 P2 a/ s
1 n, L$ _" D* P' H: W****** Analyplysis ******
.op
! G* u' C; z7 m*** DC ***
*.dc vminus 0.59 0.61 0.001
# ~' [; g* A, q+ n*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6       
*** AC out ***
* c' D6 E% Y; X5 i; Y*.ac DEC 100 1 200X
.measure ac         Unit_gain_freq         when         vdb(vout)=0
7 V7 N+ C% Y; B! k0 W.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0
7 J0 P; m" v' a/ x2 r.measure ac         gainmax         MAX         vdb(vout)
.probe ac PM=par('vp(vout)+180')
7 ^; D" H& E' m.probe vdb(vout)
1 v4 A5 j' s: Q: @.probe vp(vout)
$ D! B. e0 o* z! }( p.temp 27
*** Slew Rate ***
8 z2 n8 z8 l8 h0 n4 \.tran 1n 2u *100u
*.measure tran UPSR DERIV v(vout) AT=0.5u
*.measure tran DNSR DERIV v(vout) AT=1.5u
5 K1 R* ~% a! f
.end

arsenal_he

You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources

e2000

看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題
3 c( i4 Z2 z% }& s7 U1 D3 Z# R- e不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大

dennishsu123

檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值

li202

VDD才1.2V,
輸出端又是class A, 怎麼能夠讓你跑rail to rail??
Vin能到0V也是大有問題,輸入端也不是rail to rail,
' F6 ~! @$ M- zVin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~
+ z7 q" Y/ Q8 S) Y% ]AC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍
用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了
4 k" S# v% r$ o5 s% s
這是新新手常出現的問題

Bookert0921

% }# R* L3 V$ O' N+ O
$ e, e. p7 r  c+ n9 Z7 ^0 j我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題
期望可以學習到更多的東西

回應阿森納大
) f7 T2 y. ]" r+ t& e$ D就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出
: @& y: @( L; H, z% W5 a3 L只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加
5 D! V# k8 J; X/ e) `以下圖為例，是一個PMOS input的two stage OP

當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升
左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值
左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大
最後逐漸將他充到接近VDD而完成一次buffer的操作

$ w5 V# k0 ]8 P  i( {) w而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode
我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的

回應e2000大
channel length是為了在低壓下實現出高增益的放大器
主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算
) `! ]$ ^. W+ G; V% Z8 K速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計

Bookert0921

回應li202大
輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
3 K& E9 J" s) {- D/ X: p* f" T仍然有辦法把電流源hold住或者把它全部導到地
( T7 W/ m& j% V4 a, @* P) ^6 R而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation
我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限
而PMOS要注意的是common mode的上限，對NMOS input而言
只要操過那個點之後電路都會維持在saturation region
而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation
0 y, |0 a+ C  ?" c2 c0 D所以應該不會造成其他電晶體跌出saturation外
而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係
9 Z' v9 t* ~2 n" P4 o- y; ]若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現

Bookert0921

後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構
# e% C# e7 M1 \- O+ S7 h如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
( d- e0 v5 g9 T3 s當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)

& A4 w+ V  I$ W% q$ O但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
- H5 b/ y; l% |* L3 ^% b& U& o# S$ }所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大
# A. `+ g  J$ q# q' Z- }如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓
9 W$ S1 O6 n$ O+ \8 Z' ~4 w+ T0 X
如果覺得小弟哪邊觀念不對，希望大家不吝指正
3 h6 m5 d! g' ?8 {6 A8 N電路設計就是需要被大家教訓一下，才會刻苦銘心
9 b0 V6 F5 d/ Z# [4 n8 y7 m以上，謝謝大家

semico_ljj

回復 17# Bookert0921
我觉得可能不是这个原因造成的！

chungming

your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)
+ B, m, t" P) e, m( Voutput command mode range is Vdsat7 to VDD-Vdsat6
/ G; R+ t% _0 ~2 X+ N+ [
1 H# ]/ u9 }# nif this opamp is connected as unit gain buffer,
then the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)

don't trust simulation too much !
: K2 w' e7 W2 [1 b' q# ]) Z, RIf you really want to design a real world opamp.

Bookert0921

謝謝chungming大的回應
2 N( Y6 ?7 C" U& }可以請問一下，考慮上述in/out common mode的情況下
接成UGB為何在模擬上仍可從follow input的方波從0-VDD