模擬OP時close loop出現奇怪的振盪現象

Bookert0921

大家好：
. V% m2 R. V2 E9 H
; C8 v: r& y9 G  J1 Q/ N) j小弟現在在模擬一個Folded cascode two stage的OP
7 y, R8 k2 p7 H. L( v) e7 o其open loop的響應一切正常，增益約為90dB，PM=70度
但是把它接成close loop測試其settling時出現奇妙的振盪問題
已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象
不知道是架構選取的問題，還是有哪些原因是沒考慮到的
煩請專家們抽空給點意見，謝謝

架構如圖:
5 t0 q" J% N; u9 y/ Z# ^

+ a5 @1 X2 T2 Y9 i- V" q其響應如下:

Zuman

我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~

arsenal_he

Try increase compensation cap.
' C+ |; z# X- G# q, T0 j9 e) ]2 [Re-run ac sim again while adjusting the input DC point

Bookert0921

您好
4 O: o8 U5 ]7 e! j( ^
我原先的miller cap是4pF, totally frequency response如下
- \, X4 W, f6 [" V* }
- Y" g( e: M% E+ I5 ?
6 T' J( I) k' K+ W當初一開始就覺得是phase margin有問題，可是怎麼check都不像
' _2 g3 R' O4 F" w/ D7 U# v. q$ y當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應
5 j  p6 Z- t/ @& C3 D. T

就只是振盪變緩了，可是整體現象仍不變
9 U1 w/ l) i& ~5 s8 ?+ C" o不知道該怎麼辦~~感謝您的回答

arsenal_he

How about set smaller plot step size?
* A* H) w& l  M7 J2 F7 LIn addition, how did u connect the close loop?

suewe

請問一下，run ac & train分析時，在output端的load是相同的嗎?
8 q2 O* [6 Y6 _5 u8 n! d奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?

Bookert0921

感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
您說的將X軸的time step改小我試過了，仍然得到一樣的結果
1 I( [9 o! W# w/ B其電路的接法就如同傳統的unity gain buffer如下
. s' Q  A8 w, P( D: ?' r$ Z在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time
, `4 X1 G4 E- J1 [- V0 t
! c) V1 X$ @5 ?" V/ g2 i很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示
. S) s6 @( K: e* D8 ^7 y$ M$ ~此時的slew rate就"看似"為正確的
! ^1 G/ h6 a  [# x; u$ a* g
  l6 J5 z# Y7 G" g8 j- y% S但對Y軸zoom in會發現還是有奇怪的振盪信號存在
% t2 l9 b/ h( G4 `' e+ ?5 C
打弦波去做測試，發現在input為100-MHz時
% Z& y+ c4 Y& C8 G6 e! S( U2 ]& j會有一個很明顯的反轉現象，關於這個我沒什麼sense
3 X8 L) q# W4 q打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下
% d4 ~1 v! H, b" k! ^
' ?; ^# N* ~1 ~8 w在小弟的認知上，open loop的PM對應到的是close loop的damping factor
大不了就抖一抖，但在PM為正的情況下會越抖越小
3 j) J9 ]  z" i1 \% V然而這個現象比較像是在某個點上滿足巴克豪森條件
1 ~6 H- n/ |8 W: e能力不夠實在是無解，或許是我電路有接錯也說不定

Bookert0921

以下為我的spice code，煩請有心人士不吝指教
" n5 D+ ~0 W4 P- q; k, T( ?因為有點冗長就用貼圖的
( u' }$ k! d& [# Q  B5 A

hoodlum

請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???
若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些
MOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來
0 v* g2 ^# m' y& Y* L: Y若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的
6 k) }* B; q' C' A! g頻率響應結果並無法對應到你的暫態響應結果

Bookert0921

我貼code好了，剛剛發現點圖好像除了我自己以外都要錢
真的很抱歉，我不想故意歛財

: V- C. l4 x. I以下為第一部分
4 D" y% s6 d, k) y2 z+ B6 X
* v; o; s, ]; v/ N1 u* s.option post accurate acout=0
" `. W, p4 O4 [6 R/ q9 A.global vdd gnd!

****** Supply ******

Vdd  vdd gnd! 1.2
2 t& F; }8 w: O! cVss  gnd!  0  0
/ _# p% h9 A: U; a+ RVin1 vin+ gnd! DC='vdc' AC=1
Vin2 vin- gnd! DC='vdc'
*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR
7 f  F7 q" R- v) M( v+ iVin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
) a  W/ x6 ]8 Y, s.param vdc=1
5 w6 f, H7 s% M1 R; D) C**************************************************

*bias*
+ x) @2 l4 a' Z: R( v
.subckt BIAS vbiasp vcascp vbiasn vcascn

M1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1
. O" x& G% c) J& PM2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4
M3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
$ s) e0 B2 u4 p- s  Q0 ^M4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=1
M5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=1
" N' X: R) l" y7 w+ q6 JM6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=1
& Q9 p5 c1 G6 \0 e, c' _M7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
M10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=1
7 l$ P( S5 n, J6 cM11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
5 _# S) w0 [4 K4 rM12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
- P: ?6 _7 a1 J! k1 pM13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1
M14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1
Rb        nd        gnd!        2k

*start-up*
' C+ G& V' a2 z, D' }) V: C, EM15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
8 s) v: ?) d5 h* q$ ~) hM16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
' ^* D  n/ L0 ]# U( r% L. UM17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1
M18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1
, r  U& j6 {! l" i  b  q
0 f8 T7 N" l0 z+ |  r) g# M: |/ o.ends
' M: g) Q% p* Z' e: y$ ~0 _
: @" R1 g2 {1 q2 gXbias        vbiasp        vcascp        vbiasn        vcascn        BIAS
  B# e8 O6 O% a+ s$ F8 h+ W
1 r- ^4 R, T" t* H*first stage*
Mq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=10
*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10
Mq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test
/ {* F8 M' I- ^& r6 j3 i0 a2 bMq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
4 F; H  X& D, _. e' ?8 h" t) YMq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1
- g" J7 [4 J2 @" C, r* m; F( hMq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1
1 J4 s- X, O; y6 P2 K8 w* `; wMq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1
, _1 ]/ e- c, IMq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1
Mq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
" b  W. c: m; v6 BMq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
Mq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
Mq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1

Bookert0921

以下為第二部分，感謝大家看到這邊

2 _2 u2 S" S- d, r8 L( T( e2 [, SMbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13

! s$ l6 F, i* ~3 w*two stage*

Mt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6
Mt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=2
) M  n* v. j! i# Z1 S* V' g
Cload        vout        gnd!        200f

$ m% Y; M/ v5 b0 H1 c*lead compensation*
2 d2 {6 k/ ?* t2 U$ S" vCc        vout        n7        4p
1 R% \- M% P/ l5 t; S  K7 sMc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1
*Rb        n7        out1        'Rb'
& g) q8 W; c( d, A% C! y- D6 g* K.param Wc=0.8u

****** Analyplysis ******
.op
*** DC ***
*.dc vminus 0.59 0.61 0.001
0 U6 m4 O9 D/ s/ |& T8 _" E! A* t*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6       
*** AC out ***
*.ac DEC 100 1 200X
; Y9 O" T  v7 ?+ U+ W+ @# m.measure ac         Unit_gain_freq         when         vdb(vout)=0
.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0
5 n- M6 H; Q& e) T7 s.measure ac         gainmax         MAX         vdb(vout)
+ t. S- {( Z$ i) H1 ?' p" }; k.probe ac PM=par('vp(vout)+180')
0 S+ H. o8 G& V.probe vdb(vout)
.probe vp(vout)
9 k$ C: m# c0 O' U1 k( y: T.temp 27
*** Slew Rate ***
.tran 1n 2u *100u
2 R6 m  c4 M" h0 v*.measure tran UPSR DERIV v(vout) AT=0.5u
* W. g& H$ b' u5 R2 @5 y- F*.measure tran DNSR DERIV v(vout) AT=1.5u
' ~0 k- M; l2 I' i0 U7 @
.end

arsenal_he

You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources

e2000

看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題
. M6 P5 F- r& A2 f; b不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大

dennishsu123

檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值

li202

VDD才1.2V,
輸出端又是class A, 怎麼能夠讓你跑rail to rail??
' c4 B) G! U* o1 C6 L- |Vin能到0V也是大有問題,輸入端也不是rail to rail,
$ P/ X% E0 _% h" W0 r- dVin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~
AC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍
用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了

這是新新手常出現的問題

Bookert0921

我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題
0 ]+ f( l0 n: N* Z期望可以學習到更多的東西
; ]/ ]/ x$ e5 j$ o
回應阿森納大
就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出
, _7 b+ q) L' ?2 D8 ^4 Y6 ^只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加
; j$ V& f' c* F: H6 a( |以下圖為例，是一個PMOS input的two stage OP

: x( |1 Y, O+ F+ ]當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升
9 x) _3 G5 P: S左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值
左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大
最後逐漸將他充到接近VDD而完成一次buffer的操作
7 v6 ?  _/ ]3 U  v0 j' ]  p! q
; {" ^: w( l  E5 {6 Y而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode
. k  N" n" h! Y8 [  y( \我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的

& f' _, \" b. D2 K% C回應e2000大
) J7 N' f( O) N: x" A' ychannel length是為了在低壓下實現出高增益的放大器
' I% f1 n! Q* v5 W# j主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算
速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計

Bookert0921

回應li202大
輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
仍然有辦法把電流源hold住或者把它全部導到地
而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation
我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限
而PMOS要注意的是common mode的上限，對NMOS input而言
8 D, ~! ?+ A5 O+ M! B. X  p& N# d只要操過那個點之後電路都會維持在saturation region
3 }) U2 l& l! p& q4 x8 S* f而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation
5 ~: {) P, y8 [3 H* D所以應該不會造成其他電晶體跌出saturation外
而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係
7 M* f2 Z; o6 @- a" H若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現

Bookert0921

後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構
& n$ l  s4 _- g* J. @: \2 i如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
& O- H" N0 ~# q9 O9 _/ @& J( ~& p6 P當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)
8 h$ U2 E2 \+ Z( x3 Y" F! q; S
但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
6 g& ~- k9 P) Y, ^6 c3 P所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大
如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓
+ W' g! E8 F8 V" ~/ H
8 B- W. f  U/ r2 H" k! [如果覺得小弟哪邊觀念不對，希望大家不吝指正
% u5 \0 S) q: R* ~電路設計就是需要被大家教訓一下，才會刻苦銘心
, ?. l4 L- ?8 }- u* ?" [以上，謝謝大家

semico_ljj

回復 17# Bookert0921
2 I8 T) h3 v% t6 N- z+ ?1 e( N我觉得可能不是这个原因造成的！

chungming

your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)
output command mode range is Vdsat7 to VDD-Vdsat6
' G$ M# b, H* U5 y' z
+ ~4 y8 G% |3 l" @1 Bif this opamp is connected as unit gain buffer,
8 S7 e5 h2 X8 d" w$ E" lthen the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)

! W. @1 _' F8 n: r+ H! d4 Ldon't trust simulation too much !
6 _$ u0 H7 z5 G! [- ]) P% d3 rIf you really want to design a real world opamp.

Bookert0921

謝謝chungming大的回應
' K" I- ~# J- g. F可以請問一下，考慮上述in/out common mode的情況下
4 U; ]0 j4 F% e2 p  T' e接成UGB為何在模擬上仍可從follow input的方波從0-VDD