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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › ESD Layout Rules
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[問題求助] ESD Layout Rules

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shangyi
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1#
發表於 2010-5-14 00:54:52 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
想請教 為何考慮ESD的MOS
( p% I/ f* C0 W: g7 F7 J& c( \( Z- R( x( z) |# L1 e: c
它的drain 跟source要畫的特別大+ z5 \7 M3 t" n$ ^
4 [6 Z! U' t& a9 ~5 o! l; D7 D
如果PADs 進來是直接看到電阻
' q- A8 W5 j6 |  f; G$ |8 G$ A$ Y+ Z5 k3 _  o$ w
如poly diffusion or nWell 的話
& c" x8 F3 f, w6 B! i/ W# E6 }! P
3 {2 b3 A% n, C( f* @- u3 C9 @8 T5 yESD又各該如何考量, width要畫大一點嗎?
# L/ j# @" W( v/ X, T
" ]  O- N( X1 \0 I$ J9 r煩請前輩賜教

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samgu
2#
發表於 2010-5-14 10:12:38 | 只看該作者
ESD的CELL是提供ESD測量或發生時去產生一個電流需洩的路徑，所以即使你從PAD看進去是看到電阻，你還是需要ESD的CELL。而電阻的作用是在保護你從PAD看進去的東西。
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shangyi
3#
 樓主| 發表於 2010-5-14 12:03:28 | 只看該作者
回復 2# samgu
7 s" W% u/ a( d; e5 x4 n$ d7 @- P' s& q$ z# H" b
感謝samgu 的回應$ p9 T  b$ a0 O
6 K6 P: \1 i7 W, t' d1 u- d0 j
一般ESD CELL就是用MOS Diode來做ESD防護
$ Y- G- f4 V  D; `+ R! y! i3 K: @! g- L
% Z7 I, k; G) i( R6 _2 e2 D我的問題就是 為什麼這個MOS的 Source 與 Drain的要比較大
( S% Y4 v( N' h0 P; C6 {" @
6 q3 p& O0 e# y& _+ ], U( X而且Drain端 會比Source端大
7 ~7 G0 H3 P* C5 W. G/ {% Q* |9 j" k1 |1 N, g
另外 在ESD stress路徑上的電阻 又該如何考量layout?
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samgu
4#
發表於 2010-5-14 15:01:16 | 只看該作者
這個問題需要先從MOS的結構說明，因為現今CMOS一般為LDD的架構，而此架構會在 MOS的 drain and source端產生一個尖端(看剖面圖即可了解)，當ESD發生時電荷會聚集在這個尖端並造成放電，結果就會將
$ Z. Q* p; B& O" f3 jGATE打穿，所以未了避免這種情況發生，在最不讓費成本的情況下就是將Drain與gate的距離拉開

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shangyi
5#
 樓主| 發表於 2010-5-15 01:03:54 | 只看該作者
了解...  另外想問 - k6 a) D$ g. D! v* G) _# K
MOS的Poly 是長在Thin Oxide上
! r9 G$ A0 ^6 Q8 j# l
3 X9 }! A% A  V' X/ {! |: a! @. L1.那不在 diffusion上面的Poly (如Poly電阻) 是不是長在Thick Oxide上呢?3 n( L$ H# v: t" J9 W0 i' b
3 ]" }, W7 A5 c: |9 t# i
如果ESD stress 會經過一個電阻! ]' H% B; `: l9 u: {* x* s; Y

- e% o, Q! x& A2. 那這個電阻使用n+ type 會不會比poly 還要好?
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m851055
6#
發表於 2010-5-15 11:01:33 | 只看該作者
如果MOS不在Thin Oxide上的話應該是在FOX上。
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7#
發表於 2010-5-19 21:03:28 | 只看該作者
学习了 谢谢各位的分析
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ivor999
8#
發表於 2011-4-1 18:28:22 | 只看該作者
直接和body相接的端點不需做ESD rule. 所以source 端通常不需要.但是也有些電路 S / D 與sub接不同點,此時兩端都要 follow ESD rule.
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9#
發表於 2011-5-30 20:39:42 | 只看該作者
MOS元件在汲極(Drain)端到金屬矽化物擴散層分隔的寛度。目的是要確保汲極雜散串聯電阻足夠大到能阻擋靜電放電的衝擊不會擊穿氧化層而導通到最高或最低電位的基體接點(Bulk contact)。
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eetwww
10#
發表於 2011-6-8 10:00:59 | 只看該作者
又学习了。。。。。。。。。。
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11#
發表於 2011-7-29 20:47:32 | 只看該作者
學習了... V  H  k% p- q  d. B2 b
感謝分享
8 C" ^3 ?7 c5 Z. `2 H$ oLayout真的好多要注意
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eva_chen
12#
發表於 2011-11-2 10:46:47 | 只看該作者
ESD在layout上算是重要的一環，. x& o5 i# A: P5 n# p
感謝大大的分享～
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MTK1019
13#
發表於 2011-11-17 02:13:13 | 只看該作者
有源区的PLOY是长在thin oxide  不是有源区的 都是在FOX上面 所以不必担心击穿问题
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chivv
14#
發表於 2011-11-18 11:17:01 | 只看該作者
感謝大大分享,剛好要用到,3Q~
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calton
15#
發表於 2011-12-7 17:08:19 | 只看該作者
话说，drain离栅极远还有一个原因是增大镇流电阻，让Drain下方的电流更加分散，从而提高MOS的ESD能力的哇。
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rd66529
16#
發表於 2011-12-30 17:21:49 | 只看該作者
謝謝你啦~受益良多阿~感謝大大無私地分享
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17#
發表於 2012-1-8 21:57:42 | 只看該作者
一直對ESD的LAYOUT不是很熟悉喔~+ Z* T8 k. \5 p8 u6 [7 a
感謝各位的經驗分享~! h0 L) D: r, x- A$ u0 F+ N$ B% b  P
對小弟受用無窮~
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vic
18#
發表於 2012-2-3 19:19:51 | 只看該作者
這個問題需要先從MOS的結構說明，因為現今CMOS一般為LDD的架構，而此架構會在 MOS的 drain and source端產 ...
  a) R1 _  b7 N8 `  A, wsamgu 發表於 2010-5-14 03:01 PM
  C, r+ g2 V/ F
) |$ P# q8 [8 G* p; f" t& W

' b5 ]% B7 b! J: t8 Z3 d( v8 Z1 N大大您好！請問LDD的架構為何，可以為小弟解釋一下嗎？謝謝！
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19#
發表於 2013-5-1 17:24:09 | 只看該作者
最近工作一直遇到 IC ESD Fail 的問題，這些資訊對小弟有很大的幫助~感謝各位板友的經驗分享
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20#
發表於 2013-6-6 12:56:52 | 只看該作者
pad越大,阻抗越小喔~~~~~
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