關於amp的match問題

minzyyl

原帖由 erwbeflkw 於 2009-7-18 08:06 PM 發表
方案一：
3 m' c! [7 M: P! R! @/ C: E* F3 c  AB     AB
5 h/ i8 T* T) K- }( F        x
  BA     BA　　兩個兩個相互共用應該也算common-central
& J& r  l  i9 N) ?  t" E, \
如果不共用
- \. o- r) P. M7 v　A      B          A      B
        x        X         x
　B      A          B      A   
　　 ...

" {; ^. N1 r0 V# Q8 I" u& G
$ ^4 E( U/ n! M* S' z方案一勉強算CC,兩兩共用但中間不共用,可能不是很match,其他基本上同意.

5 ]/ o2 k$ T, X% [" @: m第二种如果不共用,感覺就對稱電流方向考慮應該是最好的,感覺不理想的就是如果電路比較在乎計生電容,也就是說RD比較在乎速度,就不是最佳的了吧? 不知道分析的對不對

songyafan

If you are very care match and the current ,I suggest you use the two, because its match very good than the others, about the current's orientation , you don't share the S/D can be OK.

lnxmj

但是把A,B看成一个整体时，整体间的电流方向是一致的。。。。。。

nebula0911

以我自己的作法是選第二種,原因如下:既然是輸入級,那重點就是不讓IN&IP miss match,如果在這裡就miss match的話,後面各級處理的再好都沒用.所以我會增加一點面積來達成這個效果.
" {) j. ?8 ~4 O  U) ~; u7 URD聽到這個理由一般都會接受.畢竟省面積到處都可能作的到,唯有輸入級的面積是省不了的!!(當然先決條件是RD能認同)

li202

原帖由 nebula0911 於 2009-7-30 03:12 PM 發表
# u: [" W! Z' l% g5 f: r* r3 I* Z以我自己的作法是選第二種,原因如下:既然是輸入級,那重點就是不讓IN&IP miss match,如果在這裡就miss match的話,後面各級處理的再好都沒用.所以我會增加一點面積來達成這個效果.
5 k* ^2 l' O. H9 rRD聽到這個理由一般都會接受.畢竟省 ...

5 j6 _' m3 h% }0 ?% ?! L  M+1

輸入級的match是最重要的, 他會影響許多性能優劣

lethalkiss1

当然第2种啊
# E- Y: o% ?7 D/ E4 v1  面积小
* n4 ^5 n$ \1 f2 drain 面积最小， 与sub 的电容小
3 符合common central  
0 U% r( s' t4 y
6 S+ W( c' w" Y7 ~类比电路的mos  match， 最关键是gate基本一致， 这样vt的偏差最小啊，  就算电流方向不一致， 如果有个偏差的话， 那a和b 也是一起偏差的。

L_ju

2 x% j! h' ]/ ?" l% z' h# K

antoniocc

請問各位前輩
( A4 k" e8 c0 t* m( O: Y* X) X, O: B
! T3 w6 D* p6 e% k2 j" ]ABBA       ABBA
) G, {$ u3 K+ @! tBAAB  和  ABBA
4 s8 t1 r& i2 t* Y2 l
  O# |/ G: w/ Q& F這兩種又有什麼差異??

dreamflying61

第二种较好吧！
看你的管子个数而定

garyliao70

we use 3rd method
% @$ k: B5 s% ?and work well sfdr & snd ok!

minnie0606

回復 1# minzyyl
. J+ z: v9 C  E' p, E
- D9 T$ n" G  e" ^4 q' n. f! `6 j
" V6 v, T: n, `  i. ]0 R1 v5 N, o    我都用第2種方式~common-centroid
    省面積~而且特性較好~
" S. g  `" G1 q$ u    mosㄉ條件一樣~

ONLYFLYSKY

梯度效應考量、ID電流考量。

dlchen

回復 20# minzyyl
! Z; ~0 @6 L) Y* J$ E4 d
0 d$ j( v9 j6 l4 }* l) ]# k我也想知道不共用的理由是什麼?
4 f% E% U  [. l( e

ONLYFLYSKY

看元件的剖面圖，能夠共用的是s端或是d端，不同製程之元件能夠共用的點不同，rule與rule的規則。就彼此卡死，AA一定會分段。

minzyyl

前年發的帖子竟然還在。。。
) L# i! z9 a/ |
現在的認識又多了點。這個例子，應該把STI和WPE算上去，那麼答案就比較明顯了。

ONLYFLYSKY

要看元件的製程，元件之端點是否能夠共用，目前遇到的元件是nmos元件都只能是獨立元件，能排的只是二維格式，因bulk是共用的，s與d共用的機會根本是不可能的

依照我這個例子，我會說，看元件製程而定。
事情並沒有絕對，只有合理性，
rd與layout的考慮立場並不相同，唯一能夠說明的只有雙方的溝通了解。而非傾向單一方的說法。