請教 Band-gap BJT 如果 layout 不 match

yalon

有一問題想跟大大们請益??
1 @+ C0 {' i0 U* p2 k如果是 bandgap 內bipolar layout 因製程變異; 導致silicon 上所見 並非如 cuicuit 上所建 1:8;

' W8 N2 T7 U+ e5 m2 M那麼在 silicon 上所見到的 reference voltage electric 特性會變怎樣.
) B2 u2 B4 c2 j* G1 Q2 e3 P6 d  N8 B0 X& ?
歡迎大家發言...
6 P3 ]  |9 X- p  B5 v" [$ J謝謝
1 q! l8 t9 T- J
* v  m: I7 I% C: k5 k
以下是 bandgap voltage reference 的相關討論:
# ]4 [$ Q9 U, n+ r8 v1 Cbandgap無法將壓差降低  
bandgap voltage reference?
, H! ^" y! f! ?2 b- x& ~. Z關於CMOS的正負Tc
3 E+ ?$ X* \5 ~. R9 w! p* z7 [如何在CMOS process 中做好溫度感應器?
請問有關 bandgap 內 op的 spec ....
bandgap的模擬問題 (單N,PMOS組成)
BandgapDC扫描温度特性时,不能正常工作

8 h( j+ U) R- ?* W  ?

8 T2 _8 g) @: Q5 r$ h[ 本帖最後由 sjhor 於 2009-3-17 05:54 PM 編輯 ]

semico_ljj

1：8的设计一般不会出问题的，倒是Res的matching倒是要注意

yalon

Dear S 大:
怎樣說 為何通常 bjt 不會有大問題 ?
例如 九公格內的單一unit 是 1umx1um 好 還是 10umx10um 好 ??
  h  e2 U! ?- A3 r% F
如果沒選好 ....影響有多大 ???
8 J& w- W9 G# o& I$ F# C1 n這能用 monte carole 來仿看看嗎 ??
* L3 z, y% k1 m! Y' s+ H: q
- Z# }0 G2 \$ `  ^6 X4 |2 m多謝.

finster

我個人都是選10x10的BJT
以前我們曾從HSPICE Model來看,發覺到10X10在溫度係數上相較於其他size是比較穩的,不過,各家製程廠不見得都會是這種情況,所以,必需以各家所提供的HSICE model比較後才會知道
. G# U: Q4 T2 ]8 ^9 J- |( J( B至於1:8,若沒有照九宮格的layout排法,在製程上是不會有問題,但出現的performance可能會有一些小問題,但影響多大,其實很難說,畢竟T公司的技術比起其他三級的製程廠技術來說,這些小地方就決定了T公司的價值存在,有些三級製程廠所提供的HSPICE model還不見得很準,有時還得下test key來驗證一下它的HSPICE model的準確性
至於monte carole能不能模擬出來看,當然有辦法模擬,但成效如何,其實還是得看製程廠的技術和提供的model

semico_ljj

是的，一般Foundry提供 5×5的；10×10的；20×20的。实际可以看情况！取10×10的是面积和精度的折衷！

異星人

我曾經下過顆包含BJT的Bandgap電路

* l- \- P/ C, m! ?, f5 l& W" v4 C只是測量晶片時

' I; I! W% V% s0 ^- }" pperformce降低相當多啊

而且BJT有match到
5 e8 G; e! C  |7 w( F
你可以注意BJT Bandgap是否相當的關鍵重要
/ Y2 u' C# V, z7 X; g- U  Z
再去考量電路的Layout架構

erdong2000cn

match对电路影响比较大，如果要降低噪声的话，需要选择较大的bjt，我们选的一般是10×10

semico_ljj

Area 越大，matching 越好

liangshangquan

5×5和10×10在面積上當然10*10的match更好，REF的離散性更好，另外由於E面積的區別，會造成BJT的vbe有所差別

nesty.tseng

我的看法是...如果你需要很準的reference電壓
% i/ k6 T" y" I. \5 g' W光想靠layout matching是很難的
" d4 B' G3 W6 T# Y- B5 L: W8 G; x多準備一些trim吧
基本上1:8已經是ok了
重要的是你R的layout跟type

gimayon

有種 疊2層 pnp 的 bandgap 架構
- d) _' T" ?8 A* ]9 f# P% c  q" u
! {; q9 v& H/ L: p有高人說對製程偏移影響較小

* f- _8 w! @" F% q2 K& ]! c可惜我只看過 run過  沒實際下ic回來測試過...

dyjguilin

其实可以通过仿真大致的确定一下影响
$ }2 M4 E5 G' T) B1 _4 u( S3 i不同结构的BG对器件的敏感度是不一样的，可能BJT的变化并无太大影响，也可能有毁坏性的作用
) g1 J. d* l# C/ H仿真中一般有dc sense仿真（好像主流的仿真工具都有）
8 J" {8 b8 L6 Y& j- |# U; ^尝试调试一下期间的参数变化（需要design rule和fab库文件的支持），看看那些器件对BG影响最大

guang3000

我们公司的bandgap不用trimming , 加上一个电压跟随器（测量用）， 电压变化是正负40mv , 架构还没完全看明白，这个bandgap性能到底如何呢？

u8912017

如果是我的話我也是會選擇使用 10 x 10 的 BJT

原因無他…因為layout area比較大，所以gain到的 delta offset也會比較小
% g4 F$ O7 i3 x2 d, Q! a" P
另外，bandgap的分壓電阻我到是覺得還好…因為他是ratio式的

所以即使process飄掉的話也是一起飄向同一邊！！！

jesseyu

The area of emitter will have mismatch and is proportional to the BJT size, thus bigger is better. Also, the bigger the area is , the less sensitive it will be to the current injected.

donothing

回復 13# guang3000

    請問一下   在 Bandgap後加一級的 op buffer , 量出來 40 mV 是一堆 IC的量測值吧
1 [" L/ z% v6 Q+ m
    這樣子不是會把 每個 op 的 offset 也包含進來了嗎 ?

% V! k6 ~  {% d! q    有的剛好與 BG 正負相抵, 有的剛好累加, 還是我的解讀有錯呢?

2008ql

0 P, g' T# V2 E. g0 M& ^) M$ A/ X
) A. _5 i) R4 G& v- K4 P回復 2# semico_ljj

- n7 Z0 H6 \6 ~0 n
& Y* h( {$ P8 c3 C9 ]& H7 Ndear semico_ljj，
# F2 l2 D1 T; n我現在做bandgap reference,覺得連接電阻的metal,以及電阻到地的metal對reference輸出的溫飄有較大影響。請問以您的經驗，這種影響大嗎，有什麽改進的措施嗎？
/ s; M- G7 n7 y" e+ [( `5 J還有從postsim的結果推斷，地電位應該是向上飄了，有這種可能嗎？
能具體介紹一下您說的電阻匹配嗎？
& y1 B! b5 _7 o& q; d謝謝！
也請其他各位高手指教！

jsp0520

相同面積下我再公司作通常會選能畫到16或25顆的尺寸(2X2, 5X5, 10X10)
* i5 u, Z# W: Q, V1 \3 j" m% M  C科數越多OP_OFFSET影響越小