pn junction的esd如何畫比較好？

gyamwoo

我在課本中和同學有提到在訊號線上用兩個逆偏的diode可以當作esd的簡單的裝置。而且在layout中
5 _& G, e, d# `  D6 e6 Y7 P% N也可以解 anttena rule的錯誤。其電路圖如下：

而我畫的layout圖如下：
) Z4 B2 ^1 K: b1 j2 z3 }4 F# g
/ P4 g3 {& x& M) q. j- I. x) o3 ^
我現在有個疑問。因為這個不是lvs會被認成二極體的，所以rcx抽出的postsim應該不會有這些diode。
5 Y2 ^% K# }5 O) @: F, Y我是想要知道在台積電的0.18um cmos製程中。這樣的pn接面其特性是如何？
1.pn接面導通的電位多大？跟pn接面的面積有沒有關係
2.導通電流多大？跟pn接面的面積有沒有關係
3.逆偏崩潰電壓多大？跟pn接面的面積有沒有關係
+ X6 u4 N+ f7 v
拜託有人能給我一點指引，謝謝。

gyamwoo

補上
& V5 h( f* z7 ~, D電路圖的連結：
( d/ T# C& b, A% S4 y
% R" Z- h4 _' L& @/ ~$ J0 Z. wlayout 圖的連結：
, I3 |  a0 g2 ]- m

CHIP321

4 M9 t! X- a! `1 O- b1 E/ p& Z
通常我们IO的ESD会选用fab提供的结构，尤其是数字部分，diode做ESD在效率上没有GGNMOS或者SCR结构高，
3 n$ U4 k- w) n: y5 R9 {' \  U. `通常会用在两个需要做简单隔离的 地或者电源 之间才会采用这样的结构，
击穿电压与面积无关，只与PN注入浓度相关，但是小尺寸，导通内阻大，能量耗散面积小，结构比较脆弱。
9 F$ E$ h2 ^+ e' N  P8 X  F7 e具体VBR值手册会给出的，电流就很难说了，要参考HBM 模型来仿。
两个管子size有同PAD面积一样的差不多应该可以zap到2k，cont的接触尽量均匀一致，可以参考ESD Circuits and devices - Steven H.Voldman

iamif520

怎麼都看不到圖片呢?
! Z+ \7 z* [! ]* q是沒回應嗎XD

ritafung

diode 是需要power clamp來配合的.而power clamp可以是GGNMOS, SCR, RCGTNMOS等.
diode 的好處是面積少,對fine pitch的pad來說是非常好用的. 但是我們要注意diode 跟clamp的距離不能太遠!
diode 的通電能力是跟周界有關係的.而diode 的area是跟電容有關係的.所以,如果要針對high speed 的digital pin,diode 確實是很好的方案!
9 g$ a6 X/ \  Z
$ D9 J. C* E7 `, ~" l" n' W8 |但你要千萬記得diode是不能單獨使用的,它的reverse breakdown 是非常差的!