1 2 3 4

Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 請問TSMC 90nm DRC ERROR 麻煩了！感謝！

查看: 13508|回復: 7

[問題求助] 請問TSMC 90nm DRC ERROR 麻煩了！感謝！

[複製鏈接]

henry90176

電梯直達

1^#

發表於 2009-9-20 16:20:14 | 只看該作者回帖獎勵

|倒序瀏覽 |閱讀模式

由於之前都用CIC的虛擬製程.這是第一次用真的製程所以我完全沒有頭緒.請各位前輩幫幫忙.謝謝
我LAY完一個子電路後跑DRC.但它出現以下幾個錯誤...（幾乎都是同一類錯誤.超多）
1.  DOD.R.1 {@ DOD is a must. DOD CAD layer must be different from OD's.
               CHIP_CHAMFERED NOT INTERACT DOD }
2. CSR.R.1.NWi {@ NWi is not allowed inside the empty area of chip corner.
               EMPTY_AREA AND NWi }
3. DUTM.R.1 {@ DUTM is must. The DUTM CAD layer must be different from the the UTM CAD
                  layer.
                  CHIP_CHAMFERED NOT INTERACT DUUTM }

麻煩了！

分享到: QQ好友和群 QQ空間 騰訊微博 騰訊朋友

收藏0 分享頂7 踩0 分享

回復

使用道具舉報

motofatfat

2^#

發表於 2009-9-21 13:54:35 | 只看該作者

2．是不能在角落的地方放layer
整體來看應該是 turn on ㄌ full chip check
在 DRC command file 先把它 mark 掉
在 whole chip 時再來 RUN 會比較清楚些
////#DEFINE FULL＿CHIP
仔細研究一下 design rule
應該會有幫助

回復支持反對

使用道具舉報

henry90176

3^#

樓主| 發表於 2009-9-21 22:29:31 | 只看該作者

恩!!!感謝m大!!原來還可以改DRC command file 喔!!請問要怎麼mark掉?
還有DRC command file是指那個file,就是跑drc那個file嗎?

還有再請問一個題外話!在畫MOS時.利用finger將mos的width
變小.跟不用finger,width很大.有什麼差?如果不考慮noise
也不是RFMOS.那這樣除了寄生電容稍大還會有什麼不好的?

[ 本帖最後由 henry90176 於 2009-9-21 10:31 PM 編輯 ]

回復支持反對

使用道具舉報

motofatfat

4^#

發表於 2009-9-22 14:31:03 | 只看該作者

恩!!!感謝m大!!原來還可以改DRC command file 喔!!請問要怎麼mark掉
就是在這行 //#DEFINE FULL＿CHIP
在前面加 2 個 // 那行就被mark 不會被執行 (卡利柏驗證軟體)
如果是吸血鬼驗證軟體就是在前面加一個分號  ;
還有DRC command file是指那個file,就是跑drc那個file嗎?
是的  有人說  rule file 也有人說  command file

還有再請問一個題外話!在畫MOS時.利用finger將mos的width :
變小.跟不用finger,width很大.有什麼差?如果不考慮noise
  也不是RFMOS.那這樣除了寄生電容稍大還會有什麼不好的?
沒瞎密差,也沒瞎密不好通常是以整體考慮
例如整排都是 w=5 只有一個 w=20  那就是鶴立雞群ㄌ
通常會做成 finger 4  統整高度, 這類問題會先和 designer 討論
後做決定有時電路有其考量  參考參考

: