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[問題求助] 請問PLL的BANDWIDTH為什麼是1/10的reference frequency

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1#
發表於 2006-12-26 01:14:36 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
請問先進,% a3 b6 k. X5 R; D- p0 r0 W5 K1 O
PLL的BANDWIDTH為什麼是1/10的reference frequency,可以用清楚的方式解釋,如果式子的推導或許會更多,我所知道是穩定度考量,才設限1/10,
# Y5 e( g4 ?- B: _( o( X1/10是以什麼條件才成立呢 謝謝
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發表於 2007-1-18 15:34:00 | 只看該作者

回復 #1 ahoku 的帖子

PLL的頻寬為什麼必須要小於reference frequency10倍,我想可能是穩定度的考量吧
- y6 t- M/ H: j6 {以穩定度的觀點來看, 1 x, o* V3 r, @- a
假如PLL採用的是CP(CHARGE PUMP)的架構,在推導CP公式的時候,我們是用連續的系統去近似一個離散的系統,而在設計loop-filter的時候也是根據這連續系統推導的公式去計算極零點的位置。. U. o2 c# z5 \( p3 j; @' {$ W# l
CP是以reference frequency來充放電PLL loop-filter的電容,是一個不連續的離散系統,而我們以連續系統去計算的話,當然希望CP越接近一個連續系統越好,也就是說reference frequency越快越好,偏離我們推導的PLL transfer function越小。
8 o( z" q! U8 ~  \1 Q* g) V2 \而PLL的Bandwidth表示PLL系統的反應速度,當PLL Bandwidth與reference frequency(就是CP充放電的時間間隔)兩者差不多的時候,CP非連續的非理想效應就不能忽略了,因為PLL系統也會對此非理想效應產生反應,而當兩者差越多,則CP非理想效應影響越低。/ Z8 \# V3 ^6 v' k/ H. f
所以理論上PLL Bandwidth比reference frequency低越多越好,但太低的話PLL鎖定的速度會太慢,而且電容值也太大太佔面積,所以一般經驗值用大概小10倍即可保證能穩定,但實際上還是要靠HSPICE模擬過後才知道確實的情形。
) K2 Z' K( H* O這是我個人的想法,提供給大家參考。
3 @# t/ _7 A) N' ~# I6 v; F也許有更精確的說法或是其他考量 希望各位先進能指正或一起討論

點評

解釋清楚 感謝  發表於 2015-10-1 12:36 PM

評分

參與人數 2 +6 收起 理由
gyamwoo + 3 good
yhchang + 3 Good answer!

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2#
發表於 2006-12-26 16:48:02 | 只看該作者
個人認為, bw設1/10並不是為了穩定度的考量.
6 x' J/ W" G. T0 |: R- p+ `而是為了, 減少reference spur而設計的, 1 O4 {) V, N' F) C
但1/10一般來說是不夠的, 至少都要1/1xx, 1/2xx才夠!
6 A1 I3 s, q5 T/ O2 R' S6 }因為這是trade off的考量, 當你BW做的愈小,
7 l6 u' u  Y. E* I" JVCO的noise就會濾的愈少! reference spur也就愈小, ' P$ T& {# |" q3 B& V* G6 n6 m/ D
所以這是要看應用再來考慮BW要做多少!
3#
發表於 2007-1-17 09:37:43 | 只看該作者
low pass filter  2 order 對系統來說是 3皆
- n6 H$ ?( T) H. w& \2 A7 @# x那 如何挑選合適的 filter ?  
/ C& v4 M: k0 ]# r/ l' ]trade off 考慮點) \5 f6 k" j: z& v

* c7 K3 J% T" F還有  hspice 能 simulation lock range & capture range 和 frequency  ..: s6 m- |$ F/ r( T: E! N
公式可以推出來 但是很想知道 , sim 和 real chip 會差多少 .
4#
發表於 2007-1-17 11:35:00 | 只看該作者
大部分的pll, 在loop filter應該都是選用passive 2 order的方式% }: B! ]( X0 T* L. {- l
而且, 每個都長的差不多.
4 F+ b2 V0 d/ t/ O- K  V而差別就是在你的pole, zero要放在什麼位置!
; J1 Q( z$ _- g' b/ O* f你希望filter是濾掉何種頻率的雜訊! 什麼時候可以鎖定頻率!
6 U8 X( D8 ^+ t1 @2 C, V至於你說的sim和real chip差別, 那就跟你是在那裡tape out有差囉!
$ b: L) v* s  B6 P5 @5 ZTSMC和T like良率一定差很多, 還有你的架構也是有點關係,7 Z7 y; v* {+ k1 b, {# r0 ]
LC tank我認為就比ring oscillator還容易不準!
5#
發表於 2007-1-18 15:30:49 | 只看該作者

回復 #4 evantung 的帖子

LC tank我認為就比ring oscillator還容易不準!: F2 \% m% S0 E* c

: R0 c9 p- |1 a3 e2 j* b不知道你指的是simulation 與measurement 比較之結果
) B1 o, E' r$ l& I  u) _還是量產後之良率?  R4 M% a" ]- D1 z' H  i. O+ Y1 \
on chip Inductor 應不會有多大的variaton
: F# @! M" r) K$ @* GVaractor 及MOSFET 與製程變異較有關
( h( l2 F1 t+ Y% ULC cross-couple VCO在設計時 只要有FET, Inductor, Varactor 的RF Model
/ C! T6 q3 v# f9 F6 s另外 再注意Layout 的parasitics  量測結果應該還算 OK
# D+ \8 {, _/ ^, e! r4 ~0 p8 G關鍵在於process的穩定度  只要每個Lot都能控制的好  不要差太多
7 m, O" q$ j; q" A一般而言 都能根據measurement 來修改 在下一次的MPW  tune 到所要之freq range5 {- t4 {4 u4 I
量產後之良率 就與foundry 製程 穩不穩 有關了
6#
發表於 2007-1-18 15:32:44 | 只看該作者

回復 #4 evantung 的帖子

LC tank我認為就比ring oscillator還容易不準!7 u' C, ^+ ]" o& G1 M. W( d

% b3 y- t5 Z$ c2 ~0 z9 P/ |1 k: o7 z! {不知道你指的是simulation 與measurement 比較之結果7 ^* D  p% \$ W# ]
還是量產後之良率?
4 m. g1 T, |# a6 a) S, Con chip Inductor 應不會有多大的variaton * ~6 G/ p6 G9 i
Varactor 及MOSFET 與製程變異較有關
8 g7 r9 s- n' ?2 U9 r# |9 m' PLC cross-couple VCO在設計時 只要有FET, Inductor, Varactor 的RF Model
3 a6 l1 {6 G$ p另外 再注意Layout 的parasitics  量測結果應該還算 OK/ \1 w8 o/ L; O1 C! p$ ]* B3 s
關鍵在於process的穩定度  只要每個Lot都能控制的好  不要差太多
3 N2 E# Z$ r  [3 {; D0 u% p* _一般而言 都能根據measurement 來修改 在下一次的MPW  tune 到所要之freq range
* c8 J0 ]/ S8 |( [量產後之良率 就與foundry 製程 穩不穩 有關了
8#
發表於 2007-1-19 11:06:26 | 只看該作者
monkeybad的說明, 真是太淸楚了, 忍不住要讚美一下.# Z- z6 s5 N7 }1 s* e% t& w, D
7 Y# o8 T6 J' J6 M' u  G
另外, 我不是指量產後的產品囉!
9#
發表於 2007-1-19 12:06:27 | 只看該作者
我也給7樓按個 "好"1 G6 A* X6 C8 H8 W! z

: N) f: A( |6 D& |7 w# ~3 y( m補充一下給大家參考
6 a' i; T' `) n3 r! b4 u- r
6 Y) v* Y( c! d( h7 w/ }: O在ADPLL的設計中考慮到locked後的phase error的話, 這個值太小是會有問題的 (太大肯定是不行的), 在只要lock frequency時, 反而沒有這方面的限制了6 B' o( K, C7 n1 N* {; I
有時下線成功跟失敗的差別會變成lock phase 跟lock frequency的差別而已
10#
 樓主| 發表於 2007-2-17 22:10:59 | 只看該作者

謝謝先進們的指導,另外再延續9樓tommywgt的結論問一下

在locked 時,phase error小,是指 pfd相位己鎖住,由pfd的dead zone所產生嗎,如果是這樣的話,這種在time domain是什麼樣的jitter呢,個人看法是Determination jitter(DJ) ,這種Jitter是否看規格可否容許來決定嗎 ,如果想改善要改那裡著手呢,3 Z$ w$ c0 P( A9 e- P5 F
再著想請教一下先進們,下線完測量,通常是那幾個  paramter跟預期有很大的出入,謝謝
11#
發表於 2007-2-19 01:41:47 | 只看該作者
在LOCKED時, 所量到的JITTER, 可能造成的原因錯綜複雜. 很難幾句話說明. 其中PFD的dead zone也只是原因之一5 C, N. ^. m' u/ r- m) I6 a6 p
' B/ L! R! a! i5 u$ G
我個人認為由VCO本身所產生的JITTER比較容易表現在CYCLE TO CYCLE JITTER, 由PDF的DEAD ZONE所產生的JITTER是因為在這個區間內PDF不會有反應, 使得PLL無法TRACKING這個區間的PHASE ERROR, 因此在TIME DOMAIN中LONG TERM JITTER時應該會多出這個DEAD ZONE的JITTER大小, 我個人認為這個JITTER在JITTER STD DEV中不會是NORMAL DISBURTION, 而是比較像ZERO MEAN WHITE NOISE的型式. 這個JITTER值是否為你所說的DJ我並不曾好好研究過DJ這個名詞, 在Lecory的一份WHITE PAPER中有詳細介紹JITTER的種類及量測方法, 有興趣的話可以上www.lecory.com找一下. 不過我在量JITTER時都是用高檔的示波器量的, 所以那個PAPER我只有看過就沒再仔細研究. 但是如果你想內建量JITTER的BIST的話可以參考一下.
& a2 H: [- S# i2 O$ J+ _/ {) F  J: O' {6 @) Z. _& l0 `
很多PAPER宣稱可以做到zero dead zone, 這部分我非常懷疑, 這部分我曾經跟一個有名的教授討論過, 他的說詞是在某種程度之下就可以視做zero dead zone, 只要電路跟模擬能說服人, 他們在review paper時也就能接受. 反正呢! PFD的dead zone愈小愈好, 在我看來, 好的PLL還是要Fully做.& Q$ o, u+ i. p& g( j! q

5 f, D4 K  ~; r/ t3 |! s在我做過的8顆PLL IC中量到的PARAMETER出入大的...好像都是CLOSED LOOP差的比較多, 我想可能是模擬時間不夠久或者CASE不夠多, 但是大家都知道那個模擬好費時, 所以.....哈哈% n- w. w) g3 p" f+ p1 @! q8 ~4 G
單一MODULE的量測都跟SIMULATION沒差太多, 每一次的量測值都是在TT跟SS CASE之間(比較接近TT), OSCILLATOR的工作範圍因為會比模擬的小常令人覺的很不爽.6 n8 E0 a1 P6 K$ p/ O% U( Q% \* _
4 O! v4 r& \3 E6 \# n
你現在是學生嗎? 碩士班? 加油吧! PLL的電路都不大, 但是細心跟苦工倒是不少...

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yhchang + 3 回答詳細

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12#
發表於 2007-5-19 00:00:18 | 只看該作者
我不知道大家在設計PLL是參考何種架構與理論來設計的7 r. J, J: e7 G' }1 n2 S
就以我個人以前設計PLL的經驗,我一方面參考IEEE Journal paper,另外一方面則是從Behzad Razavi所著的一本"Design of Analog CMOS Integratd Circuits"中學到如何設計PLL" n  G9 i9 Y4 J% @
在設計PLL時,因為PLL是屬於一個閉迴路system,故而它裡面的子電路的各個參數都是習習相關的,亦即每一個子電路的改變與變化都會引起連帶反應. V# Z2 w5 m. o' _
在Behzad Razavi的書中有列三個很重要的參數,分別是charge pump current, damping factor和vco gain,這三個參數會決定整個PLL的performance,而其他如PFD, pre-div和pos-div較屬於digital circuit,所以就比較不是那麼重要
: z) G/ P9 D$ F! [就以我個人以前設計PLL的過程來看,PFD雖然有dead zone的issue,但它並不是造成PLL中jitter過大的最大主因,一個PLL會不會動,有沒有好的performance,幾乎都決定在charge pump current, damping factor和vco gain三個參數身上,其中又以vco gain最為地重要
9 U- n, d8 W7 Yvco是整個PLL電路中最直接影響jitter的成因,同時也是整個PLL電路中最難設計的電路,除了要high frequency, low current,更要有較有的抗noise能力及寛的frequency range,如果VCO電路作的好,其餘的電路就好作多了, N  P5 `9 @3 D" V3 k4 v% q
其實,如果model夠準,而且design range作的夠大的話,其實PLL要動並不難,就以我們之前所作的PLL,pre-sim和pos-sim會有一些差距,在量測上,chip和pos-sim基本上兩者的performance並不會差的太多,而在量測PLL上,絕大部份只有量測output frequency正不正確,整體的功耗多少,其餘的就是jitter的量測,目前jitter的量測都是直接使用示波器上的功能直接量測就可以了,所以PLL的量測參數其實並不多,但要評斷PLL的performance絕大部份都是以jitter值為多少來評斷

點評

感謝分享經驗  發表於 2015-10-1 12:37 PM

評分

參與人數 6Chipcoin +5 +18 收起 理由
points + 5 講解清晰
faith2001 + 1 很受用!
yhchang + 4 熱心助人!
hawka + 5 Good answer! 十分精闢的見解
sjhor + 3 樂意分享好經驗!Good!

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13#
發表於 2007-11-27 22:43:55 | 只看該作者
真是感謝大大的分享~現在正專研類比領域,正想說鎖相迴路應該如何著手,正好看到這些經驗分享,受益無窮啊~~~使我有新的想法~~~感恩喔~
14#
發表於 2007-11-29 23:51:48 | 只看該作者
迴路頻寬為參考頻率的1/10是為了穩定性考量* K2 k% B6 x) U3 e' |) v1 q
當然, 迴路頻寬大小和相位雜訊、鎖入時間等有關係
3 b8 _" I# z* L5 v/ n但就標題這句話, ㄧ般都是指穩定性& q7 E" s% j# O
這是有理論根據的
, h' G8 N2 M9 O& S; ]但是現在手邊沒有那兩篇論文
, L) C" j4 {; f/ t+ X! y印象中是出自IEEE Trans. Communications
: u% n9 N3 W/ n" q! u6 T. f4 J4 g% h: |1 c. X/ t( c
這是我上過台大劉深淵老師的講座, 他有特別解釋過這個問題喔
15#
發表於 2007-12-4 11:52:23 | 只看該作者
我也常聽到loop filter要小於reference frequency的10倍,不過是不是小於10倍就能
0 N  |3 e. F5 E/ C8 E5 c% a6 H# V$ E符合我們所要的需求還是在simulation一下才比較準哦!!
16#
發表於 2008-1-3 18:21:52 | 只看該作者
For the stability issues, by Liner approximation of non-linear discrete system.  o! Y& \3 u5 |# }: X
You could refer to F.M.Gardener for detail loop analysis.
17#
發表於 2008-9-18 16:51:21 | 只看該作者
我看得paper上说这种选择是为了增加线性度,提高模拟的线性,便于分析和公式的推导
18#
發表於 2008-9-19 11:13:54 | 只看該作者
monkeybad的說明,~~~簡單又直覺....另依種想法....不錯喔....
& w* S; j; k/ `8 j  K) pgood
19#
發表於 2008-9-21 17:08:57 | 只看該作者
現在正專研類比,看到這些經驗分享,受益無窮,monkeybad的說明, 太淸楚了
20#
發表於 2008-9-25 18:51:04 | 只看該作者
我想這各問題如果有上過台大劉深淵教授的課應該就會很清楚,這絕對是從穩定度上的考量,而且是有完整數學推倒出來的,我印象中是結果是一張圖,X-軸為damping factor,Y-軸是natural frequency,由於要取兩者之叢集,並利用一般設計會取damping factor=0.707來當固定數,而從曲線圖中就可找到相對應的natural frequency,其值大約是0.1,故會取十分之一的理由在此,3Q~
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