PLL模擬

bigbigbird

這是小弟我做的PLL模擬圖  只是一般上看到的都是在最高點時  過一會就開始放電
0 Z+ A. {+ g! Q而我的卻過了好一陣子  請問這是什麼原因呢  
+ m1 B+ E- i5 X3 T4 W) `4 N& R是穩定時間的關係嗎  還是有其她的因素存在  麻煩高手解答囉  謝謝
& y5 W2 [. X: d% P4 I+ y4 Y

gyamwoo

我覺得是你refence的clock沒有跟除頻器的clock在相距很近的時間輸入pfd
或者是你的pfd沒有在這兩個訊號為0(for rising edge) 或1(for falling edge)時被
- v5 \! g; A7 R啟動
因為上述發生的情況造成cp的誤充電才會有一直衝衝衝到1.8，反正pfd能反應
. g5 I# s8 j) ~* W. R7 Y出輸入兩個訊號的快慢、相位差。自然鎖得回來。
( N/ _6 u) d# s3 S% C
我是認為啦…看transient的ringing應該要等pll鎖定後突然改變除頻數或者是輸
入的頻率。得到的transient的locking time
" p+ @8 l6 X! u$ q6 k畢竟有人量測會看這開始一瞬間的transient嗎？
1 X/ u- h9 ~+ H8 r模擬的時候你可以微調reference clock的delay 與 除頻器輸出訊號的邊緣稍稍對
齊~
不知道我這樣說，大家認為可不可以？

大大山

the time of delay is long ,you can check it.

lishang

Check your loop bandwidth, you can find out what's wrong.