VHDL转verilog问题

qian15

手里面有个VHDL写的FIFO,现在想转换成VERILOG的
原代码如下

1. 
   
2. 
   5 l6 O. ]$ S1 w1 y6 Q
3. CNT: process(CLR, WR_PTR, RD_PTR)
   
4.   variable change : integer;  
   
5. begin  
   " z( Y1 p& g# T- l; g
6.   if CLR = '1' then
   # @- ]" d' M, y- m5 e! o' r
7.    count <= 0;
   
8.    change := 0;
   
9.   else
   
10.    change := 0;
    
11.    if WR_PTR'event then
    4 V6 k( N% g1 H
12.     change := 1;
    9 q# B- l7 s8 x
13.    end if;
    
14.    if RD_PTR'event then
    % a6 S$ ~0 ~, W. M
15.     change := change - 1;
    
16.    end if;
    # u' l0 u& w! w6 o$ y3 N: \) ]
17.    count <= count + change;
    0 c' P+ X5 V; u& W8 r! I
18.   end if;
    8 i. c0 s3 D8 G3 ^0 s# R, Y/ a
19. end process;

複製代碼

不知道改为Verilog该怎么写红色部分。
我想是用always@( WR_PTR)
. S8 P3 _/ c3 E8 }4 y$ b但是process(CLR, WR_PTR, RD_PTR)这一句已经用了always了，没办法，刚接触verilog，请大家帮帮忙

lsa12345

這個fifo程式有問題喔,沒有clock訊號,很奇怪.

qian15

这个FIFO程式有CLK的，我这里只是一部分代码，没有将所有代码贴出来，只是希望大家告诉我该怎么写if WR_PTR'event then

kbc1118

1. VHDL clock 語法好像不太對,應該是 if WR_PTR'event and WR_PRT='1' then
/ m+ U9 U, r2 B$ E5 C2. count 沒有clock！你可能需要把全部貼出來，看是不是漏掉了？
3. 一個process有兩個clock，一般不會這樣寫的。

qian15

1. ------------------------------------------------------------------------------------
   
2. library IEEE;
   ) r. O" }: [8 y" z- O# o( x
3. use IEEE.std_logic_1164.all;
   ! ]1 @0 H6 ]% c
4. entity fifo is
   
5.         generic (
   " y" {+ w# m$ P& x8 Z
6.                 depth : positive := 16
   
7.                 );       
   5 F0 E8 n( X5 I& O! Q2 D
8.         port(
   
9.                 CLR   : in  std_logic;
   
10.                 WCLK  : in  std_logic;
    ! L. v" [) e+ v4 f* t
11.                 WE    : in  std_logic;
    - v7 _5 n2 _0 `, T
12.                 RCLK  : in  std_logic;
    
13.                 RE    : in  std_logic;
    
14.                 DATA  : in  std_logic_vector(7 downto 0);
    9 y1 G' X0 L3 j# K9 U  {
15.                 EMPTY : out std_logic;
    
16.                 FULL  : out std_logic;
    
17.                 Q     : out std_logic_vector(7 downto 0)
    
18.         );
    3 H4 k- T: {4 v4 `! a
19. end entity;
    $ B' T- F3 @, q  o
20. library IEEE;
    
21. use IEEE.std_logic_unsigned.all;
    ( a0 C! X1 m( S
22. architecture behavior of fifo is
    
23.         constant fmax : positive := depth-1;       
    
24.         type fifo_array_type is array (fmax downto 0) of std_logic_vector(7 downto 0);
    , k- W0 _* ]2 }0 Q
25.         signal fifo_array : fifo_array_type;
    ! t$ T2 t8 z" j
26.         signal WR_PTR : INTEGER range 0 to fmax;
    
27.         signal RD_PTR : INTEGER range 0 to fmax;
    
28.         signal count  : INTEGER range 0 to depth;
    
29. begin
    , E8 x- r1 }9 Y3 @% A& C
30.         CNT: process(CLR, WR_PTR, RD_PTR)
    ; f( Y8 \7 m6 a, @
31.                 variable change : integer;               
    : M, G* @- a+ L
32.         begin  
    
33.                 if CLR = '1' then
    
34.                         count <= 0;
    
35.                         change := 0;
    ! }; F- N$ V3 R( Q
36.                 else
    
37.                         change := 0;
    
38.                         if WR_PTR'event then
    
39.                                 change := 1;
    4 l% D) r  L( W  i4 T% l; C' X
40.                         end if;
    " a2 o# g6 v4 l4 D9 I5 N4 X2 ]
41.                         if RD_PTR'event then
    5 t! O6 P2 n! Z3 r" A; H1 k  }
42.                                 change := change - 1;
    
43.                         end if;
    
44.                         count <= count + change;
    9 N0 O6 B# G7 {8 w% W
45.                 end if;
    
46.         end process;       
    3 \$ p' I- o. @; D
47.         STATUS: process(count)
    ; E: F) Q. S! y9 A
48.         begin  
    
49.                 if count=0 then
    
50.                         FULL   <= '0';
    
51.                         EMPTY  <= '1';
    
52.                 elsif count=depth  then
    
53.                         FULL   <= '1';
    
54.                         EMPTY  <= '0';
    5 r6 P7 k# b2 l, p
55.                 else       
    
56.                         FULL   <= '0';
    
57.                         EMPTY  <= '0';
    
58.                 end if;                       
    
59.         end process;       

複製代碼

qian15

1.         FWRITE: process (CLR, WCLK)
   
2.         begin
   ' [% r, N0 Y1 V" Z
3.                 if CLR = '1' then
   4 D$ W! c( H, K; [& g! a6 X
4.                         for INDEX in fmax downto 0 loop
   
5.                                 fifo_array(INDEX) <= (others => '0');
   5 s$ v' I4 [2 Q: v. V  [
6.                         end loop;
   
7.                         WR_PTR <= 0;
   
8.                 elsif rising_edge(WCLK) then
   
9.                         if WE = '1' and count<depth then
   ( ]# Z$ B& r" k$ R2 t  w0 [( T
10.                                 fifo_array(WR_PTR) <= DATA;
    0 S1 A6 b( r6 [: p+ J
11.                                 -- move pointer
    0 U& Z; B9 F- q+ z; n# s3 d% \
12.                                 if WR_PTR=fmax then
    / R+ H; u  D, L5 d9 e
13.                                         WR_PTR <= 0;
    # ~- ^5 L; T1 J; B5 h" \
14.                                 else WR_PTR <= WR_PTR + 1;
    ' I/ v1 t" R  n2 L0 V
15.                                 end if;
    7 T# V$ X; Q' K- K9 o, s8 o
16.                         end if;
    6 }& |1 ~, J2 V) b& u* {- V5 w6 \) h9 Q
17.                 end if;
    # c" P! h0 \! f1 [
18.         end process;
      _$ L  {# ]& Z8 w  L1 q
19.         FREAD: process (CLR, RCLK)
    
20.         begin
    
21.                 if CLR = '1' then
    
22.                         RD_PTR <= 0;
    
23.                 elsif falling_edge(RCLK) then
    
24.                         if RE = '1' and count>0 then
    
25.                                 Q <= fifo_array(RD_PTR);
    
26.                                 -- move pointer
    . S3 h* u) O- g& x7 a6 o1 ^3 Y
27.                                 if RD_PTR=fmax then
    ; r# i! r( A( e* b
28.                                         RD_PTR <= 0;
    8 N# a% G3 ~! S- a" o
29.                                 else RD_PTR <= RD_PTR + 1;
    7 D) k' @  r, _7 Z
30.                                 end if;
    % ]1 B3 ?# }+ b5 b' @9 u
31.                         end if;
    5 t; U0 }3 b& K& ?
32.                 end if;
    
33.         end process;
    
34. end architecture;

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ibrotherv1

印象中有个工具可以转vhdl 为 verilog,可以看看，或许有用