VHDL转verilog问题

qian15

手里面有个VHDL写的FIFO,现在想转换成VERILOG的
! |2 @. o5 n! K6 M原代码如下

1. 
   # R$ k* g& V, u3 x5 V  Q" J4 E  Z7 b
2. 
   
3. CNT: process(CLR, WR_PTR, RD_PTR)
   
4.   variable change : integer;  
   
5. begin  
     g6 d2 q3 J8 [# F# y
6.   if CLR = '1' then
   * _+ u+ L, I  \/ n4 h2 F5 ~: R9 j
7.    count <= 0;
   $ X% w$ ?. X% y8 x5 t# |# v# i0 |
8.    change := 0;
   
9.   else
   3 R1 w4 k% K4 @2 _8 A
10.    change := 0;
    2 M* t# D/ i& l5 |- S; x9 u
11.    if WR_PTR'event then
    
12.     change := 1;
    . H" U5 P" n5 C3 g
13.    end if;
    
14.    if RD_PTR'event then
    0 ]+ |# T  b/ f8 ^
15.     change := change - 1;
    
16.    end if;
    
17.    count <= count + change;
    
18.   end if;
    
19. end process;

複製代碼

不知道改为Verilog该怎么写红色部分。
我想是用always@( WR_PTR)
但是process(CLR, WR_PTR, RD_PTR)这一句已经用了always了，没办法，刚接触verilog，请大家帮帮忙

lsa12345

這個fifo程式有問題喔,沒有clock訊號,很奇怪.

qian15

这个FIFO程式有CLK的，我这里只是一部分代码，没有将所有代码贴出来，只是希望大家告诉我该怎么写if WR_PTR'event then

kbc1118

1. VHDL clock 語法好像不太對,應該是 if WR_PTR'event and WR_PRT='1' then
2. count 沒有clock！你可能需要把全部貼出來，看是不是漏掉了？
3. 一個process有兩個clock，一般不會這樣寫的。

qian15

1. ------------------------------------------------------------------------------------
   # T  t. ]6 B8 G7 D$ C' b8 {! u9 F
2. library IEEE;
   * h- Y/ \; g8 T4 Y. a
3. use IEEE.std_logic_1164.all;
   
4. entity fifo is
   ; Q' _% v2 R) r3 r: l' Y
5.         generic (
   + j( r2 q, L' P  C* X
6.                 depth : positive := 16
     p( \7 u- _5 q/ p5 `" Y: Q
7.                 );       
   1 \* f2 a8 I9 _6 l6 \
8.         port(
   
9.                 CLR   : in  std_logic;
   8 x2 u2 A4 b4 i8 r- M/ D
10.                 WCLK  : in  std_logic;
    0 U" N8 F4 P5 f  w: p
11.                 WE    : in  std_logic;
    
12.                 RCLK  : in  std_logic;
    : J) |! X  |( D  ?9 {  I
13.                 RE    : in  std_logic;
    
14.                 DATA  : in  std_logic_vector(7 downto 0);
    
15.                 EMPTY : out std_logic;
    
16.                 FULL  : out std_logic;
    2 l9 m, `: l$ q1 i4 j5 C1 u
17.                 Q     : out std_logic_vector(7 downto 0)
    
18.         );
    1 S3 ^0 ^; v- ?
19. end entity;
    
20. library IEEE;
    ( Z* T7 n  l6 m8 f+ d: O
21. use IEEE.std_logic_unsigned.all;
    ; j# W  e& Y: w
22. architecture behavior of fifo is
    
23.         constant fmax : positive := depth-1;       
    
24.         type fifo_array_type is array (fmax downto 0) of std_logic_vector(7 downto 0);
    
25.         signal fifo_array : fifo_array_type;
    
26.         signal WR_PTR : INTEGER range 0 to fmax;
    + M& }3 M( Q2 B* r
27.         signal RD_PTR : INTEGER range 0 to fmax;
    
28.         signal count  : INTEGER range 0 to depth;
    
29. begin
    
30.         CNT: process(CLR, WR_PTR, RD_PTR)
    
31.                 variable change : integer;               
    
32.         begin  
    / F' F( h7 P; K. A
33.                 if CLR = '1' then
    
34.                         count <= 0;
    ! }9 Q7 v- w0 F( r/ ]: k& |
35.                         change := 0;
    & K2 q* S) Q% z" K
36.                 else
    ) h$ |) O0 |+ H
37.                         change := 0;
    
38.                         if WR_PTR'event then
      ?* _; |% y9 ^& x0 [
39.                                 change := 1;
    7 b' J/ H& w4 F- e+ R
40.                         end if;
    
41.                         if RD_PTR'event then
    
42.                                 change := change - 1;
    
43.                         end if;
    
44.                         count <= count + change;
    8 B/ x: {' i( w. m: ^* W' _  r2 y: t
45.                 end if;
    ) d: ]- B* {8 G) ^" L
46.         end process;       
    ( Y% w' r- A* x7 t4 n/ K
47.         STATUS: process(count)
    
48.         begin  
    " W& c8 F3 C; E" T/ L3 t8 z& Z  _5 Y8 H
49.                 if count=0 then
    
50.                         FULL   <= '0';
    / E0 y! \; I( D6 [1 ]6 S4 p
51.                         EMPTY  <= '1';
    
52.                 elsif count=depth  then
    
53.                         FULL   <= '1';
    0 ]6 x& D: h3 u
54.                         EMPTY  <= '0';
    : i, i# _# W; K' R5 n
55.                 else       
    
56.                         FULL   <= '0';
      v$ ^! ]+ K$ }
57.                         EMPTY  <= '0';
    6 T3 W( U. d9 G8 Q. h+ D1 G
58.                 end if;                       
    " @, B  ^( |5 P$ T9 U
59.         end process;       

複製代碼

qian15

1.         FWRITE: process (CLR, WCLK)
   ! |2 p7 T9 s" [7 F5 g# h
2.         begin
   # q' ~) @- K8 u6 B
3.                 if CLR = '1' then
   
4.                         for INDEX in fmax downto 0 loop
   - z2 a: Q; W) E7 B: [; O+ _% S
5.                                 fifo_array(INDEX) <= (others => '0');
   ) d/ J  D! }, }4 D
6.                         end loop;
   ! I4 J8 B  Q! W6 k. O
7.                         WR_PTR <= 0;
   
8.                 elsif rising_edge(WCLK) then
   
9.                         if WE = '1' and count<depth then
   + m& ?: k1 D" X
10.                                 fifo_array(WR_PTR) <= DATA;
    - |  c7 T+ E' Q4 R* f
11.                                 -- move pointer
    2 W1 E5 I; L$ k; H- N' Q
12.                                 if WR_PTR=fmax then
    
13.                                         WR_PTR <= 0;
    $ \6 V" Y+ N! E8 Z& z
14.                                 else WR_PTR <= WR_PTR + 1;
    0 M: [1 ~) [/ N# l) h" P1 y9 e
15.                                 end if;
    
16.                         end if;
    
17.                 end if;
    ; E! F1 d" I/ o2 r7 H* y
18.         end process;
    
19.         FREAD: process (CLR, RCLK)
    ( Y2 u( E+ M2 T- _$ d7 K
20.         begin
    / B( s+ _0 f  [/ Z; y# f
21.                 if CLR = '1' then
    * C0 r2 U' D' {4 V
22.                         RD_PTR <= 0;
    
23.                 elsif falling_edge(RCLK) then
    
24.                         if RE = '1' and count>0 then
    
25.                                 Q <= fifo_array(RD_PTR);
    
26.                                 -- move pointer
    
27.                                 if RD_PTR=fmax then
    / M7 `1 q0 p7 E
28.                                         RD_PTR <= 0;
    / ]5 K, C# n2 N7 [$ s5 ?7 W& s( u: y
29.                                 else RD_PTR <= RD_PTR + 1;
    2 H6 @5 f9 Y( l; [* P# I. U& L/ h0 w
30.                                 end if;
    
31.                         end if;
    ( U0 R8 `2 v& w" D4 S
32.                 end if;
    ! U1 D. M- g9 }* f
33.         end process;
    
34. end architecture;

複製代碼

ibrotherv1

印象中有个工具可以转vhdl 为 verilog,可以看看，或许有用