關於在virtuso下drc的問題

squirrel316

先前用laker畫layout時
如果違反DRC的時候
再拉線時會出現紅色數字跟你說你現在的距離違反design rule
6 D! Y; v4 m1 g# M) H3 G  I現在因為使用PDK畫layout的關係
所以改cadence的virtuso
不過用到現在看來好像沒有這功能
+ U9 L* r# F, w2 P/ L可否請問一下virtuso是否真無該功能
如果有的話 該如何叫出
& [$ |) J6 A9 U2 t; j畢竟這樣再畫layout時可以稍微對DRC有幫助
畫layout速度也會快一點
謝謝

hiyato

印象中，virtuoso沒有這個功能，所以只能熟練Design Rule，這樣會加快layout的速度。

shkao0201

在laker是Rule Drivern ,在virtuoso中有類似的功能是DRD(Design Rule Drivern),但是在virtuoso中要有VLE Turbo的license才能使用喔.(VLE: Virtuoso Layout Edit).

shkao0201

你可以在cadence安裝目錄下的DOC目錄中找到Virtusos Turbo的User Guide有詳細說明.

jkchien

Virtuoso 在VLE是沒有此功能
6 b4 Q& [0 P; S0 A" ^9 J但是再進階的Turbo和VXL就有此功能而且可以設定force,notify,none三種狀態
% r. \0 h" ~) G% W7 y: g0 x  i; R但是得先在tf 中設定DRC相關Rule，方法和laker近似
0 m- e% }6 P% Z/ Z* K然後在options→啟用DRD功能
' d# \. N( k# h0 H- q可以選項設定相關Design rule動態偵測方式
Virtuoso 有相當多的功能 但是分別安置在不同版本下
$ S- p. p+ z) H- f, ]啟用軟體之命令分別是
1 {( f+ C3 E% L# ^2 k' Slayout →這是VLE (陽春功能版)，對於Fully layout者 綽綽有餘，此版本及更進階版本皆可以整合Dracula , Calibre , Diva, Assura等驗證工具進行線上除錯
* n# ]) b. f1 R0 }% p9 j; V4 k1 ETurbo是另外於option啟動，大部分Laker有的功能 此版本全含蓋，是屬於layout比較需要以及常用的功能
- ?3 u4 A6 }' W8 d$ c- Sicfb→VXL版本(頂級功能版)，此版本需要整合電路設計編輯功能才能發揮最大效益，搭配PDK是最好的方式，然後再搭配SOC encounter 進行自動化佈局與繞線

yatiman

的確，在一般的Virtuoso下我也找不到有這個功能，至於turbo版的部分
還要去試看看...
不過我想請問的是有辦法作on-line 新舊圖檔比對嗎？因為畫了一堆版本
到最後會搞不清楚改了哪些地方。

yingruye

一開始從laker轉Vituoso我也不習慣
所以每個都要用尺過
習慣就好啦~~~
在RF方面好像蠻喜歡用這套軟體
聽說~~比較準確在模擬POST-SIM 時

veteran

原帖由 yatiman 於 2009-6-19 10:35 AM 發表
3 `' i$ Z) o8 h的確，在一般的Virtuoso下我也找不到有這個功能，至於turbo版的部分
& {  x2 J# t5 x# l! ]還要去試看看...
不過我想請問的是有辦法作on-line 新舊圖檔比對嗎？因為畫了一堆版本
到最後會搞不清楚改了哪些地方。

* B* e* ^( c/ C7 K2 \9 D2 L這個功能Virtuoso是沒有的..不知Laker有沒有？一般這動作都是利用Physical Verification的DRC去做LvL的動作。